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        基于FPGA的24×24位低功耗乘法器的設計

        作者: 時間:2011-02-10 來源:網絡 收藏

        式中:Pdynamic是動態功耗;Pshort是短路功耗;Pleakage是漏電流功耗。當CMOs的輸入信號發生翻轉時,會形成一條從電源到地的電流Id對負載電容進行充電,從而產生Pdynamic。一般情況下,Pdynamic占系統功耗的70 %~90%。因此,有效地降低Pdynamic也就降低了電路功耗。
        為了降低CMOS輸入信號的翻轉活動率,本文對部分積相加過程中用到的全加器和半加器進行了必要的改進,從而避免當乘數y的某一位是“0”時輸入信號的翻轉,本文的全加器和半加器的結構如圖3所示。

        本文引用地址:http://www.104case.com/article/191368.htm


        圖3中,xi+1,xi分別是被乘數的某一位,yi是乘數的某一位,ci,ci+1,co是加法器的進位輸出信號,si是加法器的和。
        從圖1中可以看到,y經過編碼以后得到兩個數b和c,其中,b是二進制數,c是21位二進制數。由式(5)可得到下式:
        z=x×b-x×c (7)
        為了降低的延遲,將b和c分別分成三部分(即 b[23:16],b[15:8],b[7:0],c[20:16],c[15:8]和c[7:O]),x分別與這6個數相乘可以得到6組部分積,每一組部分積分別采用圖4所示的陣列加法器相加,即得到6個部分積和(sb2,sb1,sb0,sc2,sc1,sc0)。圖4中的HA,FA0,FA1分別對應圖3中的HA,FA0,FA1;ADD是FA0改進前的全加器。則sb2,sb1和sb0錯位相加可以得到x×b的積sb,sc2,sc1和sc0錯位相加可以得到x×c的積sc,所有這些錯位相加以及得到最后的乘積z都是通過超前進位加法器來實現的。


        在由sb,sc得到z的兩個47位二進制數相加過程中,用到了3個如圖5所示的16位二進制加法器,它包括4個4位超前進位加法器和1個超前進位單元(其中,Pi為進位傳播函數,Gi為進位產生函數)。錯位相加過程中用到的超前進位加法器與圖5中16位超前進位加法器結構類似,在此不再闡述。



        4 仿真與功耗測試結果
        圖6所示是的功能仿真波形圖,可以看到,本文所介紹的的功能是正確的。


        本文所介紹的乘法器是由VerilogHDL編程實現的,因此,在Altera的芯片EP2C70F896C中進行功耗測試,功耗測試過程中環境變量設置如表1所示。



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