基于多相濾波的數字接收機的FPGA實現

摘要：給出了一種基于多相濾波的數字信道化接收機的實現方法，系統的處理帶寬為875 MHz，解決了高速ADC與FPGA處理速度之間的矛盾。為了克服信道化接收機的接收盲區，采用信道重疊的方法，連續覆蓋瞬時帶寬。在信道化處理后接測頻模塊，可以消除虛假信號的輸出和提高測頻精度。整個接收機在單片FPGA中實現，能夠檢測同時到達的兩個信號，并實時輸出脈沖描述字(PDW)，經FPGA時序仿真結果驗證了算法模型的正確性和有效性。
關鍵詞：數字信道化接收機；多相濾波；參數估計；FPGA

0 引言
信道化接收機是在并行多通道接收機基礎上提出的全概率頻分信道化接收機，它克服了多部接收機并行工作、多通道下變頻等方案具有的設備復雜，各通道性能不一致和可靠性差的缺點。數字信道化接收機具備大的瞬時帶寬、較高的靈敏度、大的動態范圍，能夠檢測和處理同時到達的信號、準確的參數測量能力和一定的信號識別能力。直接信道化接收機的運算量大且輸出速率與采樣速率相同，實現困難，后續處理的壓力很大，高速ADC與慢速信號處理器(FPGA，DSP)是一個“瓶頸”；基于多相濾波的信道化接收機抽取在濾波之前，運算量小，且輸出速率低，便于FPGA實現，這使得在一片FPGA中實現數字信道化成為可能。本文利用信道頻率重疊的方法連續覆蓋整個瞬時帶寬，然后利用Rife算法測頻，根據信道重疊的特點，消除虛假信號。系統帶寬為875 MHz(62．5～937．5 MHz)，可以處理兩個同時到達的信號，并實時給出PDW。

1 寬帶數字接收機的結構
1．1 數字信道化原理
信道劃分的基本思想是把信號按頻率均勻地分成D個子頻段(即信道)，每個信道的中心頻率為ωk，然后分別移到零中頻，再通過低通濾波器濾出。由于子信道的帶寬遠小于系統瞬時帶寬，因此可以采用抽取的方法來降低信號的輸出速率，降低后續處理的壓力。圖1中，hLP(n)為低通濾波器；M↓表示對經過低通濾波器的信號M倍抽取。對于實信號而言，在偵察接收機中，各信道輸出經過M=D倍抽取后，會產生頻譜混疊，如圖2所示。各個信道的中心頻率為 ，覆蓋整個頻域范圍。但是這種接收機存在信道的虛假輸出。由圖2中可以看出，當輸入信號位于某一信道時，靠近這一信道的相鄰信道會產生虛假輸出。圖2中實線表示實信道，虛線表示鏡像信道。在信道化接收機的輸出端接瞬時測頻模塊，可以消除虛假信號，同時還能提高頻率精度。推導計算出混疊部分頻率的點數，在固定的某一信道，將重疊部分的點只取一次，刪除多余的點數，即消除虛假信號，得到如圖3所示的等效濾波器組。

1．2 實信號無盲區信道化接收機數學模型
由圖1可得第k路信號的輸出為：