基于Cyclone III FPGA的DDR2接口設計分析
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圖2 FPGA BANK DQS/DQ
表3中展示了FPGA管腳中的DQ分配。可以看到，對于×8架構的DDR2，Bank3只有DQ3B和DQ5B，且DQ3B和DQ5B各自都有9個，DQS1B其實沒有屬于自己的DQ。其實在Bank4中還有1個DQS2B和8個DQ2B，1個DQS4B和8個DQ4B。
而對于×16架構的DDR2，則有18個DQ3B和1個DQ5B，DQS1B沒有屬于自己的DQ，其實在Bank4中還有17個DQ5B，這樣在Bank3和Bank4中一共就有18個DQ5B。
表3 FPGA BANK Pin
在×32架構的DDR2中則有19個DQ5B，沒有DQ1B和DQ3B，在Bank4中還有17個DQ5B，這樣在Bank3和Bank4中一共就有36個DQ5B。
對于×9/×18/×36這里暫不討論，其為QDRII SRAM設計，其多余DQ做奇偶校驗使用。
從表4可以看出FPGA是如何支持不同架構的DDR2的，還可以知道同一組的DQ不一定在同一個Bank，不是每個DQS都有自己的DQ，即使DQS有自己的DQ，其DQ數量也不一定相同。
圖3 FPGA DQ/DQS Pin
除了DQS和DQ外，DM也有自己專用的管腳，在DDR中DM為數據信號（DQ）屏蔽位，由于DM是以8bit為單位起作用的，所以理論上只要有8個DQ便會有一個DM。事實上在FPGA的Bottom邊Bank中DM的分配如表5所示。
表4 不同架構DDR2的支持數量
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