基于FPGA的時統模塊可靠性設計

摘要：文章從FPGA邏輯編程設計技術、EMC技術、高速電路PCB設計技術等幾個方面介紹了時統接收處理模塊的抗干擾設計及其實現方法，實現了同步脈沖的提取、對時功能、自守時、脈寬調制等功能，提高了同步精度和抗干擾性。解決了傳統時統模塊定時精度不高、設置固定只能滿足單一需求等問題。
關鍵詞：同步精度；可編程門陣列；時統；緊湊型PCI

0 引言
高可靠性永遠是計算機系統中必不可少的重要需求，尤其是對于整個系統中用來產生統一時間信號的專用設備來說，其可靠性和精準性非常重要。時統模塊的功能就是保證整個系統處在統一時間的基準上，它接收時統站發來的時間信號，完成與時統站送來時間信號的同步，同時回送一路供時統站延時檢查和解調檢查用，并向測控設備發送所需要的各種頻率信號、時間信息和各種采樣脈沖信號，來確保測控設備的定時與靶場的時間基準保持一致。
時統信號對信號噪聲非常敏感，因此時統模塊設計最關鍵的技術就是抗干擾技術。本系統采用大規?？删幊踢壿嬈骷崿F修時、分頻、產生時間信號和各種同步信號，以使時統接口模塊集成度更高、可維護性增強；還充分考慮了EMC設計、時統信號的遠距離傳輸；并且進行了
PCB仿真設計。

1 FPGA實現數字濾波抗干擾
大規模可編程邏輯器件(FPGA)的出現，為解決計算機系統抗干擾問題開辟了新的途徑，運用FPGA實現數字信號的濾波是一種高效可靠的方法，解決了傳統的應用系統中，濾波部分要占用較多的軟件資源和硬件資源的問題。而且FGPA具有編程方便、集成度高、速度快等特性，可反復編程、擦除、運用，在不改動硬件設計的情況下，可實現不同的功能需求。該時統模塊在FPGA內部實現了同步脈沖的提取、對時功能、自守時、脈寬調制等功能。
1．1 脈沖的提取
脈沖的提取主要包括脈沖識別、中斷源判斷等。為保證時統信號的精確識別，防止丟幀、誤判，須要對信號整形，適當展寬。在FPGA中運用反相器對信號整形，運用信號上升沿觸發D觸發器輸出高電平去提起中斷，在CPU主板響應中斷后，通過控制D觸發器清零端將輸出的高電平拉低。以此防止非正常情況的出現。通用時統接收處理模塊設計了多路時統接收電路，可同時采集多路外部授時信號，在同時工作的情況下，系統可得到多種不同的時間信息。因此，設計時需要能精確地識別這幾路不同的中斷源。CPCI系統只能分配給每個CPCI設備一個中斷號，使得各路中斷源都要通過這一個中斷號向CPU主板提起中斷。設計流程中可以運用FPGA內部寄存器來識別各路中斷源。如圖1所示。4路信號用寄存器74373的低啦識別，在系統響應中斷后，隨即讀取寄存器，根據寄存器位的值，判斷是由哪路信號源提起的中斷。屏蔽信號用于系統關斷任一路中斷信號源，根據需要，可用軟件屏蔽一路或多路信號源，未被屏蔽的信號進入中斷產生器，輸出中斷信號，發起中斷申請。 CPU主板收到時統模塊的中斷請求后，做出響應，系統軟件根據中斷響應輸出時間信息。

1．2 信號內部調理
信號在FPGA器件內部通過連線和邏輯單元時，都有一定的延時。延時的大小與連線的長短和邏輯單元的數目有關，同時還受器件的制造工藝、工作電壓、溫度等條件的影響。信號的高低電平轉換也需要一定的過渡時間。
由于存在這兩方面因素，當多路信號的電平值發生變化時，在信號變化的瞬間，組合邏輯的輸出有先后順序，并不是同時變化，往往會出現一些不正確的尖峰信號，這些尖峰信號稱為“毛刺”。在本時統接收處理模塊處理單元的狀態機設計中，采用格雷碼計數器取代普通的二進制計數器，這是因為格雷碼計數器的輸出每次只有一位跳變，消除了競爭冒險的發生條件，避免了毛刺的生。毛刺并不是對所有的輸入都有危害，例如D觸發器的D輸入端，只要毛刺不出現在時鐘的上升沿并且滿足數據的建立和保持時間，就不會對系統造成危害，我們可以說D觸發器的D輸入端對毛刺不敏感。根據這個特性，在本時統模塊處理單元設計中盡可能采用同步電路，這是因為同步電路信號的變化都發生在時鐘上升沿，只要毛刺
不出現在時鐘的上升沿，并且不滿足數據的建立和保持時間，就不會對系統造成危害(由于毛刺很短，多為幾ns，基本上都不可能滿足數據的建立和保持時間)。在本設計中，將有毛刺的外部輸入時統信號經過兩次D觸發器觸發，利用其對毛刺不敏感的特性，兩次經過同步觸發，將毛刺消除，亞穩態產生的機率變得特別低，不過信號將要延遲兩個時鐘周期，即40ns，兩個時鐘周期相對于一般時統模塊μs級的精度要求來說是微不足道的，因而該方法對同步時鐘精度可以認為無影響。
1．3 自守時設計
守時是指外部授時信號中斷或受阻時，模塊可以自行產生頻率相同且脈沖沿一致的信號維持系統時間信息。在外部授時信號正常時，由其發起中斷取得系統時間信息，無外部授時信號時，需由模塊自行產生的信號自動接替外部授時信號的工作，同時用來維持時統信號輸出，保證全系統的時間不中斷。對于外部時統輸入的時鐘，為了定時精確，在FPGA處理單元設置5個狀態，包括空閑態、A1、A、B1、B等狀態，A和B分別為接收到的時統信號低和高，A1、B1分別為接收到的時統信號的第一個低和高。