LTE中卷積碼的譯碼器設計與FPGA實現

摘要：基于長期演進(LTE)的Tail-biting卷積碼，介紹了維特比譯碼算法，它是一種最優的卷積碼譯碼算法。由于Tail-biting卷積碼的循環特性，采用固定延遲譯碼的方法，降低了譯碼復雜度。通過使用全并行的結構及簡單的回溯存儲方法，設計了一個具有高速和低復雜度的固定延遲譯碼器。在FPGA上實現并驗證，驗證結果表明譯碼器的性能滿足了LTE系統的要求。
關鍵詞：LTE；Tail-biting卷積碼；維特比譯碼算法；固定延遲譯碼；FPGA

0 引言
LTE(Long Term Evolution)是“準4G”的技術，以OFDM／FDMA和MIMO為其核心技術。它對實時業務、高可靠性業務和廣播級多播業務都能提供較好的支持。LTE在20 MHz頻譜帶寬下能夠提供下行100 Mb／s和上行50 Mb／s的峰值速率，高速率對信道編碼和譯碼技術提出了更高的要求。
對于LTE低時延、高速率和高可靠性的要求，降低譯碼的實現復雜度和時延以及提高其可靠性對LTE系統性能就顯得極其重要，也是一個巨大的挑戰。

1 LTE中Tail-biting卷積碼
卷積碼通常用(n，k，N)表示。其中k表示輸入編碼器的數據位數；n表示編碼器輸出的數據位數；N為編碼約束長度，R=k／n是卷積碼的碼率。
LTE中使用的Tail-biting卷積碼編碼器結構如圖1所示。其約束長度N=7，碼率R=1／3。

編碼器移位寄存器的初始狀態值被設置為相應的輸入數據流的最后6個信息比特，以至于移位寄存器的初始狀態和結束狀態相同。
圖1中，D6D5D4D3D2D1表示編碼器的狀態索引(State Index)；ck表示輸入數據比特；表示輸出數據比特。
卷積碼網格圖中的蝶形結構，如圖2所示。

隨著編碼比特的輸入，編碼器狀態的轉移過程，由圖2可以看出，時刻t-1的兩個相關狀態Si和Sj轉移到時刻t的兩個狀態Sm和Sn。圖中，PM和BM分別表示路徑度量和分支度量，其中BM的下標為輸出比特的組合。

2 Tail-biting卷積碼的譯碼算法
維特比算法的實質是最大似然譯碼，它是在卷積碼的網格圖中尋找一條與編碼路徑最接近的最大似然路徑作為其最終譯碼輸出。在譯碼的每個時間單元，把網格圖上各個分支的度量加到前面狀態的路徑度量上，比較進入每個狀態的所有分支的度量，選擇具有最大度量的分支，即幸存路徑，迭代上述步驟，最終輸出最大似然路徑作為其譯碼輸出。
維特比算法主要由三部分組成：分支度量(Branch Metric，BM)模塊、加比選(Add Compare Select，ACS)模塊和回溯(Trace Back，TB)模塊。
直接運用維特比算法對Tail-biting卷積碼進行譯碼，其譯碼復雜度大，不利于硬件實現。為了能降低譯碼復雜度，用固定延時譯碼(Fixed Delay Decoding)算法，它是利用Tail-biting卷積碼的循環特性，也就是編碼輸入的開始部分能用來估計譯碼網格圖的最后狀態，執行譯碼操作用的固定延時。
如有一段長為L的軟判決數據，選擇原數據的后LH個軟判決比特，將其放置在數據頭部，選擇原數據的前LT個軟判決比特，將其放置在數據尾部，最后形成長為LH+N+LT的待譯碼軟判決數據。將它用Viterbi算法譯碼，在譯碼數據中丟棄前LH個比特和后LT個比特，即為所需譯碼數據。其中LH和LT分別稱為頭譯碼長度(Head Decoding Length)和尾譯碼長度(Tail Decoding Length)，為此算法中需要決定這兩個重要參數。