基于FPGA的PCM30／32路系統(tǒng)信號同步數(shù)字復(fù)接設(shè)計
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3．3 分解端電路設(shè)計原理
在分解端，8 MHz高速串行信號e首先經(jīng)過同步時鐘提取模塊，根據(jù)串行數(shù)據(jù)的內(nèi)部特點，利用數(shù)字鎖相環(huán)等技術(shù)提取出和發(fā)送端同頻、同相的時鐘信號CLK8，然后經(jīng)過幀同步檢測模塊，建立狀態(tài)機對串行數(shù)據(jù)中的TS0時隙的幀同步碼元進行檢測；這樣保證了接收端能夠準(zhǔn)確無誤的恢復(fù)發(fā)送端的數(shù)據(jù)。對于高速數(shù)據(jù)分解為4路支路信號的電路原理剛好和復(fù)用端相反，如圖5所示。本文引用地址：http://www.104case.com/article/191080.htm
3．4 分解端功能仿真結(jié)果分析
與復(fù)接端相反，利用CLKS高頻時鐘讀取串行e的碼元信號到鎖存器rege中，LD信號為內(nèi)部邏輯產(chǎn)生的控制信號，負(fù)責(zé)碼元分解搬移。由于一幀信號容量過大，故截取了某幀內(nèi)的一個時隙以便于觀察分解還原功能的實現(xiàn)，在32個CLK8時鐘周期內(nèi)從串行輸入數(shù)據(jù)e采集到的碼
元信號鎖存在rege移位寄存器中，如圖6所示，rege=11100111001110011100111001110011B(E739CE73H)，從波形圖上可見分解后的支路鎖存實時狀態(tài)值為：rega=111001 11B(E7H)；regb=OO11l001B(39H)；regc=11001110B(CEH)；regd=01110011B(73H)，而恢復(fù)出4個支路的時隙碼元信號為：a：11100111；b：00111001；c：11001110；d：01110011。分解過程及其信號分解還原波形如圖6所示。
4 結(jié)語
本文主要依據(jù)PCM30／32基群信號的特點，結(jié)合FPGA建模仿真，利用QuartusⅡ8．0仿真綜合軟件，實現(xiàn)4路低速信號的同步時分復(fù)用，提高信號傳輸效率；并在分解端將其分解還原為4路原始信號。功能仿真結(jié)果正確，在允許的信號延時下實現(xiàn)了系統(tǒng)主要功能。系統(tǒng)基于FPGA的設(shè)計，便于功能修改和擴展，只需實時修改內(nèi)部參數(shù)即可。
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