基于FPGA的高清視頻采集與顯示系統設計

色彩差值算法

考慮到本文設計的系統主要用于視頻監控，因此采用最簡單的插值算法，即雙線性正交法。該算法的原理是在每個像素的領域取8個像素構成3×3陣列，該陣列中心的像素為待插值像素，其中一個色彩通道直接使用該像素的數據，另外兩個色彩通道通過計算領域的2個或4個像素的平均值獲得。不同位置的像素四周情況不同，根據待插值像素所處位置總結出4種情況(設待插值像素坐標為(X，Y))。

　　(a)R(X，Y)=[R(X，Y-1)+R(X，Y+1)]/2；

　　G(X，Y)=G(X，Y)；

　　B(X，Y)=[B(X-1，Y)+B(X+1，Y)]/2；

　　(b)R(X，Y)=[R(X-1，Y-1)+R(X+1，Y-1)+R(X-1，

　　Y+1)+R(X+1，Y+1)]/4；

　　G(X，Y)=[G(X-1，Y)+G(X，Y-1)+G(X+1，Y)+

　　G(X，Y+1)]/4；

　　B(X，Y)=B(X，Y)；

　　(c)R(X，Y)=R(X，Y)；

　　G(X，Y)=[G(X-1，Y)+G(X，Y-1)+G(X+1，Y)+

　　G(X，Y+1)]/4；

　　B(X，Y)=[B(X-1，Y-1)+B(X+1，Y-1)+

　　B(X-1，Y+1)+B(X+1，Y+1)]/4；

　　(d)R(X，Y)=[R(X-1，Y)+R(X+1，Y)]/2；

　　G(X，Y)=G(X，Y)；

　　B(X，Y)=[B(X，Y-1)+B(X，Y+1)]/2

由于要形成3×3陣列，因此FPGA硬件實現時，為色彩插值模塊，采用3個雙口RAM分別保存3行數據，其中A、B、C、D、E、F表示寄存器，CCD的數據是在行場同步控制下從左到右、從上到下輸出，在行場同步下先把第一行數據寫到RAM1，寫完第一行再切換到第二行，寫完第二行再寫第三行，第三行寫完第3個數據即可讀出RAM和各寄存器的數據做色彩插值，當第三行寫完以后，第四行數據再寫到RAM1，以此類推，一直循環直到一幀數據處理結束。值得注意的是：3×3陣列各行的數據是循環切換的，當RAM1保存的是3×3陣列的第一行數據時，3×3陣列第一行數據從左到右依次為B、A、RAM1，第二行數據從左到右依次D、C、RAM2，第三行數據從左到右依次為F、E、RAM3；當RAM2保存第一行數據時，第一行是D、C、RAM2，以后各行循環切換，不再贅述。

3×3陣列的數據進入多路選擇器，根據當前的位置以及所需的顏色通道選出4個像素進行相加求和運算。4個像素的獲得方法是：當是1個像素時，復制3次；得到4個像素，當是2個像素求平均時，每個像素各復制1次；當是4個像素求平均時，不用復制。

本文采用的CCD為SONY的ICX274，其有效分辨率為1600×1200，而用于顯示的分辨率為1280×720(720P)，因此需要截取1600×1200為1282×722進行插值，增加兩行兩列是為了做邊界處理。

色彩空間轉換

本文采用的轉換關系如下：

Y=0.257×R+0.504×G+0.098×B+16

Cb=-0.148×R-0.291×G+0.439×B+128

Cr=0.439×R-0.368×G-0.071×B+128

在FPGA實現時，以上轉換關系要調用乘加單元。其中為了保持數據的穩定，增加處理速度，增加了三級流水線，由于系數為小數，因此先左移8位，取整數后分別與R、G、B相乘，再右移8位輸出，最后與整數相加輸出YCbCr格式數據。

突發傳輸模塊

經過上述兩步處理以后的視頻數據即可用于顯示，本文采用突發傳輸方案。視頻數據首先經過FIFO緩沖，然后經過突發傳輸寫到SDRAM，數據從SDRAM讀出也是采用突發傳輸，讀出的數據再經過另外的FIFO緩沖以后即可用于顯示。突發(BURST)傳輸一次進行多個數據單元的傳輸，而不僅僅是把每個數據單元作為一次單獨的傳輸。這樣便提高了從端口的數據吞吐量，在主端口一次處理多個數據單元時，可以達到極高的效率。要使用突發傳輸就必須嚴格按照突發傳輸的規范設計AVALON總線接口。限于篇幅，本文不再詳述AVALON總線接口。

測試結果

本系統使用了48%的邏輯單元和40%的存儲器，還有剩余的資源可以給系統增加更多的功能。該系統運行良好。本文設計的基于FPGA的高清視頻處理系統，能在FPGA硬件設備中高速、高質量地對CCD傳感器采集的Bayer圖像進行色彩插值和色彩空間轉換，經過SDI編碼后能夠實時顯示。在本設計的基礎上可以增加更多的功能以改變圖像質量，例如3A算法(自動曝光，自動白平衡，自動聚焦)。