基于FPGA直接序列擴頻系統(tǒng)的設(shè)計
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3. 2 pn碼發(fā)生器的數(shù)字化設(shè)計
由前所述，本系統(tǒng)的pn碼發(fā)生器采用m序列發(fā)生器，n級線性移位寄存器的反饋邏輯可用特征多項式f(x)=c0+c1x+c2x2+…+cnxn表示，m序列發(fā)生器選用6級移位寄存器，即n=6，查表得到的反饋系數(shù)為103，因此其對應(yīng)的特征多項式為f(x)=x6+x+1，由第1級和第6級引回反饋，移位寄存器反饋原理圖如圖3所示。本文引用地址：http://www.104case.com/article/191036.htm
6級m序列發(fā)生器可產(chǎn)生周期為63的pn碼序列，寄存器起始序列若為全零，輸出序列也將為全零，這樣會造成pn碼發(fā)生器進入死鎖狀態(tài)。因此要使pn碼發(fā)生器可以正常工作，產(chǎn)生預(yù)期的pn序列，必須保證在起始時寄存器中至少有一個為1。63位pn碼仿真圖如圖4所示。
3．3 擴頻調(diào)制及解調(diào)模塊綜合仿真
在實際應(yīng)用中，為達(dá)到數(shù)據(jù)符號擴頻的目的，通常的做法就是用一擴頻碼序列與待發(fā)射的信號相乘，并且擴頻序列具有比數(shù)據(jù)比特窄得多的時寬，從而使擴頻序列具有比數(shù)據(jù)序列高得多的頻帶。
系統(tǒng)總體設(shè)計的原理圖如圖5所示，在本次系統(tǒng)的設(shè)計中，發(fā)射端和接收端都工作在數(shù)據(jù)符號同步調(diào)制模式，也就是說，pn碼序列與數(shù)據(jù)符號電平變化沿對齊，且每個符號重復(fù)一次；在接收端，也是通過一個數(shù)據(jù)符號時間內(nèi)同步一個pn碼序列，在捕獲一個pn碼序列的同時，實現(xiàn)了數(shù)據(jù)符號的同步。這樣不但可以縮短捕獲時間，而且還可以省去一般窄帶數(shù)字通信中由鎖相環(huán)構(gòu)成的時鐘同步系統(tǒng)，簡化了系統(tǒng)設(shè)計。
在本次設(shè)計中，一個數(shù)據(jù)符號是同步一個63位的pn碼序列，pn就是pn碼發(fā)生器模塊產(chǎn)生的63位m序列，data_in是信息碼輸入模塊產(chǎn)生的串行信息碼，在此圖中為11000110數(shù)據(jù)符號，data_kuo是本擴頻模塊的輸出。在發(fā)送端，擴頻的結(jié)果實際上是對兩者進行時域相乘，或者是模二和，并且實現(xiàn)了一個數(shù)據(jù)符號同步一個63位的pn碼序列，完成了符號同步調(diào)制模式，然后與來自pn碼發(fā)生器的偽碼序列進行模2加，完成信號的頻譜擴展。在接收端，data_kuo與本地同步pn碼模二和后，成信號的解擴，解擴輸出信號為data_jie。
擴頻解擴綜合仿真圖如圖6所示。其中data_in為串行輸入的二進制數(shù)11000110，信息碼輸入的時鐘信號為clk，pn碼發(fā)生器的時鐘信號為elk1，pn是產(chǎn)生的63位pn碼序列，data_kuo為擴頻后的碼序列，data_jie解擴后的信號，實現(xiàn)了信號的解擴。
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