基于Flash型FPGA的信號(hào)源卡設(shè)計(jì)
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D／A轉(zhuǎn)換器用的芯片是AD5424，該芯片為電流輸出型，8位的分辨率，17ns寫周期，DAC轉(zhuǎn)換時(shí)間是30ns。FPGA接收到控制模塊的命令后從RAM中給D／A不斷的發(fā)送8位的二進(jìn)制數(shù)據(jù)，芯片通過自身內(nèi)部一定的電路把前面發(fā)送的二進(jìn)制數(shù)據(jù)轉(zhuǎn)換成相應(yīng)的電流，發(fā)送數(shù)據(jù)的時(shí)間是通過該芯片的技術(shù)資料中的時(shí)序圖來控制的，每一個(gè)CS的寫周期是t3+t7=19ns，中間轉(zhuǎn)化是t7+t8=29ns。當(dāng)再來一個(gè)有效信號(hào)時(shí)數(shù)據(jù)就被讀出，當(dāng)寫信號(hào)有效時(shí)又開始寫入新的數(shù)據(jù)從而往復(fù)循環(huán)。
從AD5424輸出的電流通過下拉電阻轉(zhuǎn)換成電壓，經(jīng)過第一個(gè)運(yùn)放使電壓跟隨起到加強(qiáng)信號(hào)的作用，假設(shè)輸出的電壓是VLF353，通過第二個(gè)運(yùn)放實(shí)現(xiàn)放大，第二個(gè)電路實(shí)際是一個(gè)負(fù)反饋的電路，通過公式
可得把VLF353放大了兩倍，最后實(shí)現(xiàn)輸出，從而完成了從D／A到調(diào)理信號(hào)，再到輸出這一過程。轉(zhuǎn)化后的電壓需要4路同時(shí)輸出，一共有四種信號(hào)，所以采用ADG706這款芯片實(shí)現(xiàn)16路信號(hào)選擇。FPGA給ADG706發(fā)送命令控制什么時(shí)間選擇哪一路開關(guān)導(dǎo)通。每一個(gè)從模擬開關(guān)出來的電壓都需要通過濾波器模塊，這里用到的是OPA4340這款芯片，同時(shí)在每一個(gè)輸出后面加入一個(gè)電容以便保證電壓連續(xù)輸出。
在整個(gè)系統(tǒng)中每一個(gè)芯片都需要電源的供電，而每個(gè)芯片所需要的電壓也不一樣，根據(jù)需要電源模塊從外界引入一個(gè)5 V的電壓通過TPS70358芯片轉(zhuǎn)換成3．3V和2．5V，通過SPX3819M5-L-1-5芯片把5 V轉(zhuǎn)化成1．5V。
3 軟件設(shè)計(jì)
這個(gè)軟件的整體設(shè)計(jì)如圖2所示，主要分為五大模塊：除法模塊、分頻模塊、控制模塊、D／A模塊和多路模擬模塊這五部分。每一個(gè)模塊都有一定的功能，是一級(jí)一級(jí)實(shí)現(xiàn)的，軟件的整體功能是達(dá)到波形的多路輸出，頻率可調(diào)的功能。本文引用地址：http://www.104case.com/article/191010.htm
由于芯片的限制，在該芯片中寫入的程序時(shí)不能有除法運(yùn)算，但是在這里為了選擇頻率必須用到除法，所以在寫入程序前先寫入一個(gè)除法程序模塊；由于要輸出的是多路信號(hào)，為了實(shí)現(xiàn)這一設(shè)計(jì)要求通過控制D／A和多路模擬開關(guān)兩個(gè)芯片的時(shí)鐘，使得他們?cè)跁r(shí)鐘上不同步，D／A輸出的模擬信號(hào)在四個(gè)輸出口都可以輸出，由于肉眼識(shí)別的時(shí)間差異可以達(dá)到四路同時(shí)輸出這一效果。在圖3中LOAD是除法模塊中的使能端高電平有效，B[8．．0]是控制頻率的，SWITCH[1．．0]是選擇輸出波形的，這三個(gè)都是輸入端，輸出端是兩個(gè)，ADGDATA[3．．0]和DATA[7．．0]，前面是多路模擬開關(guān)的輸出信號(hào)，后面是DA的輸出信號(hào)，從圖中可以看出DA輸出一個(gè)信號(hào)的時(shí)候多路模擬開關(guān)不斷的在四個(gè)開關(guān)口選通。
評(píng)論