基于FPGA的高速自適應格型濾波器的實現

由于重構后每個信號路徑上都沒有負延時情況，根據時序重構原理的性質，則這個重構映射是合理的，重構后的算法結構是合理的，穩定的?？梢钥吹剑侠淼剡x取映射規則對電路進行時序重構，可以合理地斬斷關鍵路徑，提高系統運行速度。在這里，重構后的關鍵路徑為一個處理單位。同理，可以對多級格型預測器模塊進行時序重構。同樣的，重構后格型預測器電路的關鍵路徑也為一個處理單元。這樣，整個改進后的RD-GALJP(Retimed Delay-GALJP)系統結構的關鍵路徑就縮短為1個處理單元。

3 基于FPGA的算法的實現與仿真
以自適應噪聲對消為模型進行仿真驗證，設格型預測器的反射系數收斂因子為0．008，期望響應估計器的收斂因子為0．002。在Matlab中對改進前和改進后的算法進行仿真，測試信號為隨機2FSK+高斯白噪聲，SNR=-9 dB，得到的收斂曲線如圖4所示。

可以看到，改進后的算法在收斂性能和穩態表現都有些許下降，但是降低的幅度很小，在可接受的范圍內。利用DSP-builder進行FPGA算法建模，實現4階16位定點格式的格型濾波結構，并在Modelsim中進行RTL級仿真，得到的改進算法濾波效果如圖5所示。
在EP2C70F896C6芯片上進行代碼的綜合，得到的結果為：改進前系統的最高工作頻率為23．99MHz，改進后系統的最高工作頻率為167． 53 MHz。顯然，系統頻率在算法結構改進后有很大的提高。最后，利用DDS技術產生需要的測試信號和噪聲(測試頻率為100 MHz)，將相應的HDL代碼綜合布線后下載到FPGA芯片中，利用Signaltap內嵌邏輯分析儀進行板級功能測試，結果如圖6所示。

實驗結果表明，該模塊可以很好地運行在100 MHz以上，適用于高速自適應處理的場合。

4 結 語
FPGA以其高效的硬件特性在信號處理方面有著越來越多的應用。本文結合馳豫超前流水線和時序重構技術，提出一種RD-GALJP算法結構，并以自適應噪聲對消為模型進行算法仿真。算法仿真的結果表明，改進算法結構相比改進前的算法在濾波性能上只有些許下降，但是卻能夠很好地切割關鍵路徑，以利于流水實現。最后以4階16位定點格式為背景在FPGA中對算法進行實現和板級功能測試，綜合布線后得到16 7．53 MHz采樣吞吐率的運算性能，比較于改進前的23．99 MHz的工作頻率表明，工作頻率的改善顯著。實驗結果表明，改進算法結構可以很好地應用于對輸入自相關矩陣特征值擴散敏感的高速高靈敏度的自適應信號處理場合。