基于FPGA的LVDS接口應用
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LVDS_TX模塊的設置如圖7所示，這里使用外部時鐘控制，即在LVDS模塊外重新定制一個PLL，此PLL要設置在LVDS模式下，PLL類型會自動選擇為Fast PLL。這時PLL會有3個輸出c0，sclkout0，enable0。輸入時鐘inclk0設為160 MHz，LVDS數據率置為640 Mbit·s-1，則輸出c0為核時鐘，頻率為160 MHz，輸出sclkout0為串行化輸出時鐘640 MHz，輸出enable0為LVDS輸入使能信號。本文引用地址：http://www.104case.com/article/190723.htm
在外部PLL設置中可以對輸出的核時鐘和高速串行化輸出時鐘的相位進行調節，因為FPGA的高速時鐘由于內部布線等原因可能會產生一些相位偏斜，導致數據和時鐘不能準確對齊，這時就需要對時鐘的相位進行調節來對齊數據和時鐘。本實驗中設置c0的相偏為-45°，則sclkout0會默認產生-180°相偏，因為LVDS設置的是4倍抽取關系，即45×4=180，使用外部時鐘時還可以根據需要分別調節兩個時鐘的相位。時鐘相位關系如圖8所示。
用PLL輸出的核時鐘即c0將rearrange模塊輸出的數據進行同步后送至LVDS_TX模塊，時鐘的連接方法如圖7所示。在enable0信號有效時將數據輸入至LVDS模塊，LVDS_TX模塊輸出的24位數據輸入給2個DA(I、Q)，低12位為I路，高12位為Q路，并將輸出640 MHz同步時鐘送至DA。此時LVDS模塊內仍可以調節輸出數據和輸出時鐘的相位，但只剩下2個相位值可以調節，即0°和180°。
4 實驗結果及分析
實驗中由DSP分別發送100 MHz和225 MHz的正余弦波形數據至FPGA，經過雙口RAM和LVDS_TX模塊發送至AD9735，并從示波器上觀察DA的輸出波形。
實驗中c0相偏為-45°，sclkout0為-180°相偏。由DSP首先發送的是100 MHz的I、Q波形數據，AD9735的輸出波形在示波器上顯示如圖9所示，其頻譜如圖10所示。
在100 MHz時，其雜散抑制可達-41．6 dB。
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