Cadence的Virtuoso平臺的高級定制化設計介紹

設計工程師必須對各自設計環境中產生的網表、模型等進行全面調試，而如果他們來自其它設計環境則無需全面調試。如果這些輸入網表、模型出現錯誤，則需要在原來的設計環境中重新進行仿真。如果確信數字電路部分出現錯誤，則由數字設計工程師來調試這些數字電路部分。而數字電路設計工程師則將模擬電路作為參考，在自己的環境內對數字電路部分進行全面調試。

這種觀點性概念可以成為每個領域內目標設計流程背后的一種推動力。一個設計流程中產生的結果可用于其它設計流程，從而實現大規模集成。這要求每個設計流程都能夠：A)解決自己領域中的特殊問題；B)自然地產生設計相關的網表、模型和仿真設置等以便集成。圖3所示為各設計流程之間以及它們與數字平臺(例如Cadence的Encounter和Incisive)的互操作。

流程的重要性

Virtuoso平臺通過一系列設計流程來實現這點，包括系統/IC、AMS、芯片集成和RFIC參考流程。每個流程都可為其它流程輸出設計相關的網表、模型等信息來實現IP驗證，通過Open Access數據庫(物理和仿真數據庫)進行無縫的IP驗證。設計團隊則可以在自己熟悉的環境或流程中集成或驗證各自的IP。這其中包括了若干流程，這些流程相互作用，形成平臺下一層的細節。

系統/IC參考流程位于頂層，從而使IC驗證能在系統級環境中進行。系統級IP來自客戶使用的系統環境，可以是用SystemC、VerilogAMS、VHDL-AMS或C/C++語言描述的IP，或安捷倫的Ptolemy或CoWare的SPW等同步數據流仿真器。系統級IP將這些描述當作語境來混合設計IP抽象，以便在該語境中驗證設計IP。系統/IC流程也促成了自下而上的設計方法，設計流程可經過這些驗證套件中使用的抽象行為模型。

AMS參考流程在前端上整合了各種傳統AMS設計。這一流程基于多個仿真引擎，從行為層、混合數字集成、fastspice性能到完全準確晶體管層準確度)，通過創建模塊來解決頂層和混合信號層的混合信號仿真和驗證。其中也會碰到與自上而下/自下而上設計相關的困難，例如頂層驗證、加速布局、壓降和電子移注等芯片分析以及后布局寄生效應的驗證。這一流程的輸出被系統/IC流使用。此外，這一流程與基于物理設計的芯片集成參考設計流相互作用。

芯片集成參考流程是與AMS流程對應的基于物理設計的方法，它可完成多領域模塊的設計和組裝，從布局規劃到出帶。這種基于分層模塊的方法允許一種不斷發展的方法，采用這種方法每個模塊在物理環境內更新和重驗證(類似于仿真回歸套件)，并與不斷變化的每個模塊實現進度保持一致。滿足各個模塊的執行進度表。這意味著在出帶前的最后幾周內的工作已完成，實現了可預測的項目進度。

RF IC參考流程專門滿足RF IC設計要求，可解決的版圖設計后寄生電感分析的挑戰，以及高頻設計中最重要的螺旋電感建模等問題。采用了多種仿真類型，它還具有多領域仿真能力(帶有諧波平衡和時域技術)，可完成大規模RF IC從概念到出帶的各種問題。同樣，該流程中產生的設計附產品也可用于AMS、芯片集成和系統/IC流中。

結合在Open Access架構上相互作用的流程可方便多個設計團隊前后傳遞信息。此外，Virtuoso平臺與Cadence基于數字電路的平臺相互作用，提供了全面的端到端解決方案。