賽靈思 Vivado 設計套件常見問題

Vivado™設計套件是什么？

集成的設計環境——Vivado設計套件包括高度集成的設計環境和新一代從系統到IC級的工具，這些均建立在共享的可擴展數據模型和通用調試環境基礎上。這也是一個基于AMBAAXI4互聯規范、IP-XACTIP封裝元數據、工具命令語言(TCL)、Synopsys系統約束(SDC)以及其它有助于根據客戶需求量身定制設計流程并符合業界標準的開放式環境。賽靈思構建的的Vivado工具將各類可編程技術結合在一起，能夠可擴展實現多達1億個等效ASIC門的設計。

專注于集成的組件——為了解決集成的瓶頸問題，Vivado設計套件采用了用于快速綜合和驗證C語言算法IP的ESL設計，實現重用的標準算法和RTLIP封裝技術，標準IP封裝和各類系統構建模塊的系統集成，模塊和系統驗證的仿真速度提高了3倍，與此同時，硬件協仿真將性能提升了100倍。

專注于實現的組件——為了解決實現的瓶頸，Vivado工具采用層次化器件編輯器和布局規劃器、速度提升了3至15倍，且為SystemVerilog提供了業界最好支持的邏輯綜合工具、速度提升4倍且確定性更高的布局布線引擎，以及通過分析技術可最小化時序、線長、路由擁堵等多個變量的“成本”函數。此外，增量式流程能讓工程變更通知單(ECO)的任何修改只需對設計的一小部分進行重新實現就能快速處理，同時確保性能不受影響。最后，Vivado工具通過利用最新共享的可擴展數據模型，能夠估算設計流程各個階段的功耗、時序和占用面積，從而達到預先分析，進而優化自動化時鐘門等集成功能。

為何要打造全新的工具套件而不是對ISE設計套件進行升級？

客戶需要一個全新的設計環境以提升生產力、縮短產品上市時間、超越可編程邏輯、實現可編程系統集成等。為了響應客戶的需求，賽靈思工程師從2008年開始付諸行動，打造出了Vivado工具這一巔峰之作。

Vivado工具能解決當前設計人員面臨的哪些主要挑戰？

“AllProgrammable”器件不只是涵蓋可編程邏輯設計，還涉及到可編程系統集成，要在更少的芯片上集成越來越多的系統功能。為了構建上述系統，我們會面臨一系列全新的集成和實現設計生產力瓶頸，這是我們必須要解決的問題：

集成瓶頸

·集成C語言算法和RTL級IP

·混合DSP、嵌入式、連接功能、邏輯領域

·模塊和“系統”驗證

·設計和IP重用

實現瓶頸

·層次化芯片布局規劃與分區

·多領域和多晶片物理優化

·多變量“設計”和“時序”收斂的沖突

·設計后期發生的ECO及變更引起的連鎖反應

最新環境相對于ISE設計套件14生產力方面有何優勢？

聯盟計劃成員、客戶以及賽靈思團隊通過運行各種經現場測試的設計，結果表明，相對于同類競爭工具，Vivado設計套件從總體上把集成度和實現速度提高至原來的4倍。

賽靈思是不是不再需要ISE設計套件了？

不是。ISE設計套件14版本支持目前的28nm產品，賽靈思會繼續為面向前代產品設計的工具提供支持。

現在客戶能做些什么？

客戶可報名參加早期試用計劃，下載相關技術文檔，搶先了解Vivado設計套件，為自己首款或下一款7系列FPGA和Zynq-7000EPP設計做好準備。今夏早些時候7系列將面向公眾全面推出，今年晚些時候Zynq-7000EPP也將面向公眾發貨。早期試用計劃參與者可在5月8日下載相關工具。

“AllProgrammable”器件具體是指什么東西？

就28nm工藝而言，賽靈思開發出了許多類型的可編程技術，從邏輯和IO、軟件可編程ARM處理系統、3D-IC、模擬混合信號(AMS)、系統到IC設計工具以及IP等。賽靈思將上述可編程技術進行不同組合，然后集成到”AllProgrammable”器件中，如目前發貨的基于堆疊硅片互聯技術(SSIT)的Virtex-72000TFPGA和Zynq-7000可擴展處理平臺(EPP)以及支持高級模擬混合信號(AMS)、高性能SERDES和PLL到可編程數據轉換器資源的FPGA。

Vivado設計套件能幫助客戶實現哪些此前無法實現的工作？

當設計人員在汽車、消費類、工業控制、有線與無線通信、醫療等眾多應用中采用新一代“AllProgrammable”器件來實現可編程邏輯或者可編程系統集成時，Vivado工具有助于提高他們的生產力。尤其是進行新一代設計，如上所述，工程師可用Vivado工具解決集成和實現方面存在的諸多生產力瓶頸問題。

學習使用Vivado設計套件難不難？

學習使用按鈕式Vivado集成開發環境(IDE)對大多數用戶而言應當相對比較簡單，特別是用戶已有ISEPlanAhead工具的使用經驗，那就更容易了。隨著用戶不斷熟悉VivadoIDE，還可利用不斷推出的新特性以及GUI內置的分析和優化功能，輕松優化性能、功耗和資源利用。

--技術問題--

是否支持部分可重配置功能？

支持。2012年底的beta版本中將提供部分可重配置功能。2012年內，需要部分可重配置功能的用戶用戶還需要繼續使用ISE。

Vivado綜合技術與賽靈思綜合技術(XST)有何不同？

Vivado綜合技術基于經業界驗證的ASIC綜合技術，能擴展適應于極大型設計。它可支持SystemVerilog、SDC、TCL等，并采用Vivado共享的可擴展數據模型支持整個流程的交叉測試。

新工具與ISE間能否支持項目的移植？

ISE項目瀏覽器和PlanAhead項目能移植到VivadoIDE，但Vivado項目無法移植到PlanAhead。除約束文件，包括源文件列表在內的所有其它項目設置均能進行傳輸?？蛻舯仨殑摻ㄙ愳`思設計約束(XDC)格式的約束條件，并將其單獨添加到項目中。

VivadoIP集成器為什么優于競爭工具？

設計人員可利用Vivado以圖形的形式創建IP系統，或利用Tcl、參數傳遞、Vivado仿真和ChipScope集成等，專門針對調試設計。從實現工具（報告、布局規劃、原理圖）返回IPI的交叉測試可加速融合，這也是一大優勢。