基于FPGA的智能全數字鎖相環的設計

在鎖定狀態如圖3，fout與fin具有穩定的相位關系， fout對fin抽樣應全部為0或1，這樣不會激發振蕩器振蕩，從而lock將輸出低電平；而失鎖狀態時如圖4，fout與fin出現相位之間的滑動，抽樣時就不會出現長時間的0或1，單穩態振蕩器振蕩，使lock輸出高電平。鎖相環的鎖定狀態保持時間的認定，可以通過設置振蕩器的性能。在FPGA設計中，要采用片外元件來進行單穩定時，是很麻煩的，而且也不利于集成和代碼移植。單穩態振蕩器的實現也可以在FPGA內實現，利用計數器的方法可以設計全數字化的上升、下降沿雙向觸發的可重觸發單穩態振蕩器。

4 智能鎖相環的設計

智能全數字鎖相環的設計如圖5所示。鎖相環與CPU接口電路，由寄存器來完成。對于CPU寄存器內容分為兩部分：鎖相環的工作狀態（只讀），k計數器的參數值（讀/寫）。CPU可以通過外部總線讀寫寄存器的內容。

圖5 智能全數字鎖相環框圖

CPU根據鎖相環狀態就可以對鎖相環K計數器進行最優設置。實際測試時設置K初始值為23，此時鎖相環的捕捉帶較大，在很短時間內就可以達到鎖定狀態，lock變為低電平。CPU檢測到此信號后自動將K值加1，如lock仍然為低電平，CPU會繼續增加K 值；直到鎖相環失鎖，記住其最佳設置值。設置K為初始值，鎖定后，設置到最佳值，這樣鎖相會快速進入最佳的鎖定狀態。

關于CPU的選擇有三種方案：①FPGA片內實現CPU。片上系統的發展使其成為可能。②與片外系統共用CPU。DPLL大多用于通信系統中，而大部分通信系統都有嵌入式CPU。③單獨采用一個廉價單片機（如89C51），不僅可用于智能鎖相環的控制，還可控制外部RAM實現FPGA的初始裝載，一機多用，經濟實惠?？梢砸暰唧w情況而定。

5 結論

智能全數字鎖相環，在單片FPGA中就可以實現，借助鎖相環狀態監測電路，通過CPU可以縮短鎖相環鎖定時間，并逐漸改進其輸出頻率的抖動特性。解決了鎖定時間與相位抖動之間的矛盾，對信息的傳輸質量都有很大的提高。此鎖相環已用于我校研發的數字通信產品中。