基于FPGA的智能全數(shù)字鎖相環(huán)的設(shè)計

在鎖定狀態(tài)如圖3，fout與fin具有穩(wěn)定的相位關(guān)系， fout對fin抽樣應(yīng)全部為0或1，這樣不會激發(fā)振蕩器振蕩，從而lock將輸出低電平；而失鎖狀態(tài)時如圖4，fout與fin出現(xiàn)相位之間的滑動，抽樣時就不會出現(xiàn)長時間的0或1，單穩(wěn)態(tài)振蕩器振蕩，使lock輸出高電平。鎖相環(huán)的鎖定狀態(tài)保持時間的認(rèn)定，可以通過設(shè)置振蕩器的性能。在FPGA設(shè)計中，要采用片外元件來進(jìn)行單穩(wěn)定時，是很麻煩的，而且也不利于集成和代碼移植。單穩(wěn)態(tài)振蕩器的實(shí)現(xiàn)也可以在FPGA內(nèi)實(shí)現(xiàn)，利用計數(shù)器的方法可以設(shè)計全數(shù)字化的上升、下降沿雙向觸發(fā)的可重觸發(fā)單穩(wěn)態(tài)振蕩器。

4 智能鎖相環(huán)的設(shè)計

智能全數(shù)字鎖相環(huán)的設(shè)計如圖5所示。鎖相環(huán)與CPU接口電路，由寄存器來完成。對于CPU寄存器內(nèi)容分為兩部分：鎖相環(huán)的工作狀態(tài)（只讀），k計數(shù)器的參數(shù)值（讀/寫）。CPU可以通過外部總線讀寫寄存器的內(nèi)容。

圖5 智能全數(shù)字鎖相環(huán)框圖

CPU根據(jù)鎖相環(huán)狀態(tài)就可以對鎖相環(huán)K計數(shù)器進(jìn)行最優(yōu)設(shè)置。實(shí)際測試時設(shè)置K初始值為23，此時鎖相環(huán)的捕捉帶較大，在很短時間內(nèi)就可以達(dá)到鎖定狀態(tài)，lock變?yōu)榈碗娖健PU檢測到此信號后自動將K值加1，如lock仍然為低電平，CPU會繼續(xù)增加K 值；直到鎖相環(huán)失鎖，記住其最佳設(shè)置值。設(shè)置K為初始值，鎖定后，設(shè)置到最佳值，這樣鎖相會快速進(jìn)入最佳的鎖定狀態(tài)。

關(guān)于CPU的選擇有三種方案：①FPGA片內(nèi)實(shí)現(xiàn)CPU。片上系統(tǒng)的發(fā)展使其成為可能。②與片外系統(tǒng)共用CPU。DPLL大多用于通信系統(tǒng)中，而大部分通信系統(tǒng)都有嵌入式CPU。③單獨(dú)采用一個廉價單片機(jī)（如89C51），不僅可用于智能鎖相環(huán)的控制，還可控制外部RAM實(shí)現(xiàn)FPGA的初始裝載，一機(jī)多用，經(jīng)濟(jì)實(shí)惠。可以視具體情況而定。

5 結(jié)論

智能全數(shù)字鎖相環(huán)，在單片F(xiàn)PGA中就可以實(shí)現(xiàn)，借助鎖相環(huán)狀態(tài)監(jiān)測電路，通過CPU可以縮短鎖相環(huán)鎖定時間，并逐漸改進(jìn)其輸出頻率的抖動特性。解決了鎖定時間與相位抖動之間的矛盾，對信息的傳輸質(zhì)量都有很大的提高。此鎖相環(huán)已用于我校研發(fā)的數(shù)字通信產(chǎn)品中。