基于FPGA的運動估計設計

地址計數器模塊的設計與當前塊和參考塊的存儲有很大的關系。將數據存入當前塊存儲器和參考塊存儲器時的順序是由左到右，由下到上，即當前塊存儲器是(-7，-7)，(-6，-7)，(-5，-7)……(8，-7)，(-7，-6)，(-6，-6)……(8，7)，(8，8)。而參考塊存儲器是(-15，-15)，(-15，-14)，(-15，-13)……(-15，16)，(-14，-15)，(-14，-14)……(16，15)，(16，16)。則可知在尋址當前塊存儲器時可以直接按照地址的由左到右，由下到上累加。其計算公式如式(2)所示：
C_addr=(j+7)×16+(i+8) (2)
對于參考塊存儲器，它是一個32x32的數據塊，設計的目的是從其中取出符合三步搜索法的9個數據塊，當然這九個數據塊都是16x16的，而且是以原點為中心組成的搜索點群。其計算公式如式(3)所示：
R_addr=(j+15)x32+(i+16) (3)
Clk是時鐘頻率信號，當它發(fā)生上升沿跳變時會使得產生的地址跳變到下一個新值。
Clr是清零信號，當它是低電平時，地址計數器可以產生從零開始的連續(xù)地址。
由于，當前塊存儲器只是一個16x16的RAM，其總的存儲空間是256，則可知使用八位地址就可以進行尋址整個空間，即CRAM_ADDR是八位輸出信號。而參考塊存儲器是一個32x32的的RAM，其總的存儲空間是1 024，則可知使用十位地址就可以進行尋址整個空間，即RRAM_ADDR是十位輸出信號。
2．2 參考塊分頻器模塊
參考塊分頻器模塊主要是將從參考塊存儲器中輸出的信號經過分頻處理后，存儲在9個獨立的單元，以便后續(xù)的處理，如圖5所示。

由參考塊輸出的信號是256x9個連續(xù)的像素值，而當前塊輸出的信號只是256個連續(xù)信號在連續(xù)時鐘驅動下的九次重復，這樣就很難在256x9個時鐘周期內完成對9個匹配塊的處理，更難在256個時鐘周期內完成。因此要通過參考塊分頻器將參考塊存儲器連續(xù)輸出的256x9個像素點值進行九次分頻，存儲在9個RAM單元之中。這樣當下一個時鐘周期的上升沿到來時，這9個RAM可以同時輸出信號，并在接下來的255個時鐘周期之后將里面存儲的所有信號輸出，而且輸出的這些信號相互之間是完全獨立的。同時，為了使后面的各模塊能夠很好的進行，參考塊分頻器模塊還引入了當前塊的像素值信號，使得存入9個RAM單元的信號不僅僅是參考塊的像素點值，還有當前塊的像素點值以便保證后面的減法器可以正常工作。