基于FPGA視頻圖像的Canny算法加速器的設(shè)計(jì)
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4 系統(tǒng)驗(yàn)證和結(jié)果分析
為了能清楚直觀地驗(yàn)證加速的加速效果，本文在系統(tǒng)平臺(tái)上對(duì)相同的圖像分別用加速／未加速的系統(tǒng)做處理，記錄相應(yīng)時(shí)間并比較。
本文采用的驗(yàn)證系統(tǒng)平臺(tái)以Altera公司CycloneⅡ系列中的EP2C20F484C8芯片為核心搭建而成，如圖4所示。在驗(yàn)證系統(tǒng)設(shè)計(jì)中實(shí)現(xiàn)一個(gè)串口用來和PC機(jī)中的上位機(jī)通信，把處理完后的數(shù)據(jù)經(jīng)過串口傳輸給上位機(jī)。數(shù)據(jù)在串口的傳輸過程中的延遲時(shí)間是固定的，故從上位機(jī)接收到第一個(gè)數(shù)據(jù)到最后一個(gè)數(shù)據(jù)的時(shí)間差即為一幀圖像處理所花費(fèi)的時(shí)間。本文引用地址：http://www.104case.com/article/190119.htm
本文選取了不同大小的3幅圖片做實(shí)驗(yàn)驗(yàn)證，系統(tǒng)時(shí)鐘頻率為100 MHz。其處理時(shí)間結(jié)果如表1所示，系統(tǒng)1為有加速功能的系統(tǒng)，系統(tǒng)2為未經(jīng)加速的系統(tǒng)。
由表1可見，經(jīng)過加速改進(jìn)后的系統(tǒng)在處理時(shí)間上得到了很大的節(jié)約，隨圖像尺寸變大，總的節(jié)約時(shí)間顯然是增加的；且經(jīng)計(jì)算知：當(dāng)尺寸變4倍(表1第2列256圖與第3列512圖)，節(jié)約時(shí)間大約增加3．9倍；640×480圖比512×512圖尺寸大1．17倍，節(jié)約時(shí)間是1．23倍，實(shí)際結(jié)果與理論計(jì)算相吻合。隨著圖像尺寸的增加，節(jié)約時(shí)間亦按比例增加，因此該加速功能在處理大容量高速的圖像時(shí)具有更大的優(yōu)勢(shì)和廣闊的應(yīng)用前景。
圖5為一幅在FPGA中經(jīng)過加速器系統(tǒng)處理后使用Matlab呈現(xiàn)的邊緣圖像。該算法處理的圖像結(jié)果基本得到所有的邊緣信息，完全能滿足應(yīng)用需求。
5 結(jié)論
本文提出并實(shí)現(xiàn)了一種基于FPGA的加速Canny算法邊緣檢測(cè)系統(tǒng)。該系統(tǒng)充分發(fā)揮和利用FPGA的優(yōu)良并行處理能力及流水線技術(shù)，從而實(shí)現(xiàn)功能加速。
在加速過程中通過狀態(tài)機(jī)的控制作用能使模板的運(yùn)算處理和數(shù)據(jù)的讀／寫操作得以同時(shí)進(jìn)行，一定程度上節(jié)約了因大量的讀／寫數(shù)據(jù)操作而占用的時(shí)間。此系統(tǒng)充分利用了FPGA中的硬件資源，大大提高了系統(tǒng)算法的運(yùn)算效率，且設(shè)計(jì)結(jié)構(gòu)較為靈活。最終通過邊緣檢測(cè)實(shí)驗(yàn)，驗(yàn)證了設(shè)計(jì)的正確性。
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