基于FPGA的三線制同步串行通信控制器設計

3 仿真與驗證

利用Xilinx ISE和ModelSim SE工具平臺對三線制同步串行通信控制器IP核進行綜合和功能仿真。數(shù)據(jù)發(fā)送仿真波形如圖4所示，數(shù)據(jù)接收仿真波形如圖5所示?？梢钥闯?，仿真結果完全正確，符合設計的預定目標。

圖4 數(shù)據(jù)發(fā)送仿真波形

圖5 數(shù)據(jù)接收仿真波形

從圖4的仿真波形中可以看到，data信號線上是系統(tǒng)要向外圍串行設備發(fā)送的并行數(shù)據(jù)，在各種控制信號邏輯組合滿足情況下，系統(tǒng)響應發(fā)送中斷信號Int后，CPU先將待發(fā)送的數(shù)據(jù)暫存在04H地址緩沖寄存器中，在幀同步脈沖信號Sgate正脈沖觸發(fā)下，每個Sclk周期發(fā)送一位串行數(shù)據(jù)Sdata。圖中并行數(shù)據(jù)99H和E3H對應的串行數(shù)據(jù)分別為“10011001”和“11100011”。

同理，從圖5可知，當開始接收數(shù)據(jù)時，在Rgate正脈沖觸發(fā)下，Rdata數(shù)據(jù)信號線上待接收的二進制串行數(shù)據(jù)通過串/并變換成“11101010”和“11010111”，并分別暫存在07H和06H所對應的地址緩沖寄存器中，在接收中斷信號Int響應下，將對應的并行數(shù)據(jù)“EA”和“D7”傳送到系統(tǒng)數(shù)據(jù)總線上，CPU對數(shù)據(jù)進行處理。

本文在對三線制同步串行通信機制進行介紹的基礎上，對三線制同步串行通信控制器IP核進行了結構劃分和詳細設計，并結合Xilinx公司的FPGA器件，采用VHDL硬件描述語言，對設計方案進行了仿真與驗證，通過功能仿真波形得出了設計方案的正確性，并被成功用于航天某工程項目中。因其兼具較高的數(shù)據(jù)傳輸率和IP核的可移植性，可以預見，其在通信領域中將具有更加廣闊的發(fā)展空間。