基于FPGA的DDS基本信號(hào)發(fā)生器的設(shè)計(jì)
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3．3 LCD 12864口核設(shè)計(jì)
對(duì)于Altera SOPC Builder未提供的一些外設(shè)接口模塊，用戶可以通過自定義邏輯方法在SOPC設(shè)計(jì)中添加自己開發(fā)的IP核，通過Avalon的讀寫時(shí)序?qū)Ω鱾€(gè)設(shè)備進(jìn)行操作。本設(shè)計(jì)通過構(gòu)建IP核來直接控制NiosⅡ和LCD12864的接口，按照指定的時(shí)序?qū)⒉ㄐ螀?shù)顯示在LCD上。在SOPC Builder中自己定義component，并把液晶顯示模塊看成外部存儲(chǔ)器，直接做成Avalon總線Slave設(shè)備，IP核設(shè)計(jì)包含軟件部分和硬件部分，需要寫HDL模塊，定義控制狀態(tài)、數(shù)據(jù)寄存器和控制位，描述組件與Avalon總線的接口以及組件與液晶屏的接口。系統(tǒng)編輯器從文件中讀取I／O信號(hào)和參數(shù)信息。其次對(duì)LCD模塊進(jìn)行初始化，由于SOPC Builder中的LCD12864控制模塊已經(jīng)考慮了LCD的讀寫時(shí)序，所以使用NIOSⅡ IDE進(jìn)行LCD驅(qū)動(dòng)和控制時(shí)只需對(duì)LCD進(jìn)行初始化。
3．4 NiosⅡ嵌入式處理器系統(tǒng)
NiosⅡ是Altera針對(duì)其FPGA設(shè)計(jì)的嵌入式軟核處理器，它與其他IP核可構(gòu)成SOPC系統(tǒng)的主要部分。它具有靈活的自定義指令集和自定義硬件加速單元，以及圖形化開發(fā)環(huán)境NiosⅡIDE。經(jīng)由SOPC Builder生成NiosⅡ嵌入式處理器系統(tǒng)，其CPU模塊框圖如圖4所示。本文引用地址：http://www.104case.com/article/189967.htm
利用NIOSⅡIDE開發(fā)工具完成所有軟件開發(fā)任務(wù)，系統(tǒng)接收撥扭開關(guān)掃描模塊發(fā)來的4位掃描碼，根據(jù)掃描碼數(shù)值的不同進(jìn)入不同的子程序，然后再通過FPGA的鍵盤掃描模塊向NIOSⅡ處理器發(fā)送鍵盤掃描碼，軟核處理器根據(jù)接收到的掃描碼產(chǎn)生相應(yīng)的信號(hào)數(shù)據(jù)以及控制信號(hào)，并通過PIO傳送給FPGA中的DDS模塊，實(shí)現(xiàn)頻率控制字的變化，即輸出頻率可調(diào)，并將信號(hào)數(shù)據(jù)顯示在LCD上。同時(shí)DAC器件將DDS產(chǎn)生的8位信號(hào)數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換，從而產(chǎn)生頻率可調(diào)的方波、三角波、正弦波、鋸齒波。
4 結(jié)束語
該信號(hào)源能夠很好地滿足對(duì)不同波形、不同頻率的信號(hào)的需求，具有很強(qiáng)的實(shí)用性，并且可以方便地通過液晶顯示器直觀地觀察到波形信號(hào)的參數(shù)信息。由FPGA實(shí)現(xiàn)的DDS信號(hào)發(fā)生器不僅可實(shí)現(xiàn)頻率可調(diào)波形變換且具有頻率切換快，信號(hào)的質(zhì)量和精度高于模擬方式的特點(diǎn)。
評(píng)論