基于FPGA的24點離散傅里葉變換結構設計
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2 基于FPGA的24點DFT設計
為簡化設計，假設所設計24點DFT模塊輸入／輸出信號均為24路并行信號。如圖1所示，采用Good—Thomas映射算法，可將24點DFT分解成3個8點DFT和8個3點DFT模塊構成。由于ISF10．1軟件提供的FFT IP核模塊輸入／輸出信號均為串行形式，并且每一個時刻3個8點FFT IP核模塊輸出的數據恰為1個3點DFT的輸入信號。因此，為進一步節約資源，提出一種適合FPGA實現的24點DFT實現結構，如圖2所示。相對于圖1，改進后的24點DFT只需要3個8點FFT IP核模塊和1個3點DFT模塊，從而能夠大幅節約資源。同時，只需相應修改FFT IP核模塊相應參數以及串并轉換和并串轉換的路數，就可以實現長度為N=3×2n點的DFT。本文引用地址：http://www.104case.com/article/189832.htm
時可以采用兩個實數乘法器實現，因此設計的3點DFT僅需要兩個實數乘法器，從而節約了乘法器資源。同時，該結構采用流水線操作方式，也提高了實現效率。
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