基于IP核的FPGA 設計方法

實現的主要功能:

(1) 指令與P IC16C57兼容。

(2) 三個8位雙向IO 口。

(3) 程序存儲器2K X 12 B IT。

(4) 內部RAM 共32個, 7個為特殊寄存器。

(5) 二級子程序堆棧。

(6) 未實現指令: POT ION、SLEEP、CLRWDT。

(7) 單相時鐘。該軟核用VHDL 語言完成設計的輸入, 用EXPRESS 綜合工具進行綜合, 采用Xilinx 4000系列FPGA 實現, 不包括ROM 約需2500邏輯門, 時鐘頻率5MHz, 即運行一條指令200ns。

上述軟核在綜合、布局布線時, 只給予了簡單的時序約束, 當需要改用其它FPGA 實現時, 可用綜合工具重新綜合、布局布線, 一般不需改變時序約束文件就能達到上述性能, 因此當時鐘頻率不太高時,軟核的使用還是較為方便的。但當時鐘頻率較高時,雖然采用了與實現技術無關的可綜合軟核的思想,軟核的性能還是與使用者及其采用的實現技術緊密相關, 要真正做到與實現技術無關是很困難的。此時軟核的使用者必須清楚其使用的復雜性, 最好能得到軟核提供者的技術支持, 許多軟核提供者都提供這方面的服務。

4　總結

隨著硅技術的發展, 集成電路芯片的硬件生產能力迅速提高, 幾年前FPGA、CPLD 的規模還在萬門左右, 現在ALTERA 公司已宣布將推出250萬門的CPLD。如此快的發展速度, 使集成電路設計能力嚴重不足, 只靠增加設計人員, 不從設計方法上改進, 提高設計的效率, 是不可能解決問題的。因此基于核的設計、設計重利用等技術, 近年來在國外發展很快, 并成立了相應的標準化組織, 如VSIA (Virtual Socket Interface Alliance) , 專門從事核或稱IP模塊的互連標準研究, 以使核的使用就象在印制板上使用集成電路塊一樣方便。一個片上系統的時代即將到來, 電子工程師應跟上這個時代發展的潮流,正如以前電子管系統向晶體管系統, 分離元件系統向集成電路系統發展一樣。