基于FPGA 的DDR SDRAM控制器在高速數據采集系統中
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寫數據的波形圖如圖9 所示，當主狀態機在SAVE_DATA 狀態時，DDR SDRAM 從控制器的數據總線上一次存儲8 個數據。圖中的選通信號HI_LO 是由控制器產生的，在信號的上升沿和下降沿存儲器存儲數據總線上的數據，存滿8 個完成一次寫操作。直到前端緩存的讀使能信號有效時，控制器從前端緩存讀取數據，并發起下一次寫操作。
將所設計的控制器用于最高采樣速率為10MHz 的數據采集系統中，DDR SDRAM 工作的差分時鐘為100MHz，容量為32MByte，系統運行性能良好，能夠較好的完成DDR SDRAM與AD 轉換模塊，PCI 總線接口模塊之間的數據交換。圖10 為數據采集卡對10kHz 正弦信號采樣的波形。
5 特色描述
(1) 本設計在深入了解DDR SDRAM 工作原理的基礎上，確定了DDR SDRAM 控制器的總體方案和模塊化設計方法。
(2) 用FPGA實現的DDR SDRAM的控制器能在很高的速度下完成數據的讀寫和復雜的控制操作，工作可靠。
(3) 該控制器解決了DDR SDRAM 用于高速數據采集的關鍵技術問題，對增加數據采集系統的緩存容量具有重要意義。
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