FPGA的寬帶步進頻率信號源設計
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2 步進頻率源的參數設計
本文討論的寬帶步進頻率源參數為：工作頻段為1．1～2．124 GHz，射頻輸出步進頻率間隔為2 MHz，即每個步進周期共輸出512個掃描頻率值。輸出功率可調。單頻點相位嗓聲優于-90 dBc／Hz@10 kHz，雜散優于-60 dBc。
通過硬件調試發現，每次更新N分頻器的分頻值產生步進頻率，由于分頻值的變化差異，導致芯片內部鎖相環完全失鎖，一段時間后再重新恢復鎖定。在此期間，VCO的壓控端將出現較大的抖動，延長鎖定時間，輸出雜散嚴重，因此本文重點討論以下實現方案。
固定ADF4350內部分頻器的值，通過調整FPFD，使射頻輸出端產生滿足要求的寬帶步進頻率信號。DDS具有極高的頻率分辨率和極短的轉換時間，但其工作帶寬和輸出最高頻率受到限制。而鎖相頻率合成器具有很高的工作頻率和帶寬，但其轉換時間相對較長。因此本方案將二者結合起來，融合二者優勢，便可獲得較高性能的頻率輸出。通過DDS控制改變FPFD產生滿足要求的寬帶步進頻率信號，內部寄存器分頻值沒有隨步進頻率的變化而改變，因此鎮相環失鎖時間很短，頻率輸出雜散抑制良好，滿足設計要求。整體實現框圖如圖2所示。本文引用地址：http://www.104case.com/article/189736.htm
設定ADF4350頻率合成器R分頻器中的分頻參數為0。鑒相參考頻率等于外部參考頻率即fREF=FPFD。設定系統工作在低噪聲模式，射頻輸出分頻器為2分頻，反饋端設定為VCO基頻。本方案選用的DDS芯片為ADI公司的低成本、低相位噪聲芯片AD9850，其頻率輸出計算公式為：
fDDS=(Phase×CLKIN)／232 (2)
其中，Phase為相位累加器的值，CLKIN為DDS參考輸入頻率，本文DDS的參考頻率由FPGA內部數字時鐘管理單元DCM經6倍頻輸出提供，為120 MHz。
根據頻率輸出參數設計要求，設定頻率源芯片內部分頻器值INT=160，FRAC=0，MOD=20。則由公式(1)
可知：
RFOUT=FPFD×[INT+(FRAC／MOD)]／RFD=FPFD×[160+(0／20)]／2=80FPFD
因此，為了使RFOUT能夠輸出1．1～2．124 GHz帶寬并且以2 MHz為步進的掃描信號，則FPFD相對應的掃描頻率范圍為：
FPFD=(1．1～2．124)GHz／80=13．75～26．55 MHz步進間隔為；△FPFD=2 MHz／80=25 kHz
由于R分頻器不參與分頻倍頻工作，則有fDDS=fREF=FPFD，△fDDS=△FPFD。由公式(2)可知：
綜上所述，Phase配置數據應為492 131 669～950261 514，數據更新間隔為894 785，將Phase全部的配置數據利用Matlab軟件計算得出，通過FPGA以一定時序配置DDS即可控制ADF4350輸出端產生滿足要求的寬帶步進頻率信號。
3 測試結果
ADF4350具有兩路射頻輸出，硬件設計考慮到系統的可擴展性，分別將主輸出轉換成單端模式，傳輸至下一級。輔助射頻輸出端設計為差分輸出模式，方便系統功能擴展。電路采用3．3 V單電源供電，實際PCB如圖3所示。
利用示波器測試VCO壓控端，在100 kHz環路帶寬情況下，10倍電壓放大顯示電壓抖動如圖4所示，測定鎖定時間約為12μs。
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