FPGA設計風格經驗談

在進行FPGA設計時，有很多需要我們注意的地方。具有好的設計風格才能做出好的設計產品，這一點是毋庸置疑的。那么，接下來，小編就帶大家一起來看看，再進行FPGA設計時，我們都要注意哪些呢?

一.命名風格：

1不要用關鍵字做信號名;

2不要在中用VERILOG關鍵字做信號名;

3命名信號用含義;

4命名I/O口用盡量短的名字;

5不要把信號用高和低的情況混合命名;

6信號的第一個字母必須是A-Z是一個規則;

7使模塊名、實例名和文件名相同;

二.編碼風格

記住，一個好的代碼是其他人可以很容易閱讀和理解的。

1盡可能多的增加說明語句;

2在一個設計中固定編碼格式和統一所有的模塊，根從項目領導者定義的格式;

3把全部設計分成適合數量的不同的模塊或實體;

4在一個always/process中的所有信號必須相關;

5不要用關鍵字或一些經常被用來安全綜合的語法;

6不要用復雜邏輯;

7在一個if語句中的所有條件必須相關;

三.設計風格

1強烈建議用同步設計;

2在設計時總是記住時序問題;

3在一個設計開始就要考慮到地電平或高電平復位、同步或異步復位、上升沿或下降沿觸發等問題，在所有模塊中都要遵守它;

4在不同的情況下用if和case;

5在鎖存一個信號或總線時要小心;

6確信所有寄存器的輸出信號能夠被復位/置位;

7永遠不要再寫入之前讀取任何內部存儲器(如SRAM)

8從一個時鐘到另一個不同的時鐘傳輸數據時用數據緩沖，他工作像一個雙時鐘FIFO;

9在VHDL中二維數組可以使用，它是非常有用的。在VERILOG中他僅僅可以使用在測試模塊中，不能被綜合;

10遵守register-in register-out規則;

11像synopsys的DC的綜合工具是非常穩定的，任何bugs都不會從綜合工具中產生;

12確保FPGA版本與ASIC的版本盡可能的相似，特別是SRAM類型，若版本一致是最理想的;

13在嵌入式存儲器中使用BIST;

14虛單元和一些修正電路是必需的;

15一些簡單的測試電路也是需要的，經常在一個芯片中有許多測試模塊;

16除非低功耗不要用門控時鐘;

17不要依靠腳本來保證設計。但是在腳本中的一些好的約束能夠起到更好的性能(例如前向加法器);

18如果時間充裕，通過時鐘做一個多鎖存器來取代用MUX;

19不要用內部tri-state, ASIC需要總線保持器來處理內部tri-state;

20在top level中作pad insertion;

21選擇pad時要小心(如上拉能力，施密特觸發器，5伏耐壓等);

22小心由時鐘偏差引起的問題;

23不要試著產生半周期信號;

24如果有很多函數要修正，請一個一個地作，修正一個函數檢查一個函數;

25在一個計算等式中排列每個信號的位數是一個好習慣，即使綜合工具能做;

26不要使用HDL提供的除法器;

27削減不必要的時鐘。它會在設計和布局中引起很多麻煩，大多數FPGA有1-4個專門的時鐘通道;

四.嚴格遵守

1、 禁止使用時鐘或復位信號作數據或使能信號，也不能用數據信號作為時鐘或復位信號，否則HDL 綜合時會出現時序驗證問題。

2、 同一個模塊中不建議同時使用上升沿和下降沿兩種邊沿觸發方式

3、 復位后，確保所有的寄存器必須被初始化，防止出現不可預測的狀態

4、 嚴禁模塊內部使用三態、雙向信號

在內部由于需要，要使用雙向信號時，如某sdram接口模塊有：inout sdram_bus，可以在頂層模塊中對此總線做拆分處理，分別為：sdram_in, sdram_out, sdram_en三個信號控制, 并在頂層進行雙向總線建模，如下示例代碼(13)：

assign sdram_in = sdram_bus;
assign sdram_bus = (sdram_en == 1’b1) ? sdram_out : ‘bz;

示例代碼13 雙向總線建模

5、 可綜合版本嚴禁使用延時單元(如： test_r = #5 test)，清楚其他不可綜合的系統任務，如：讀寫文件

6、 建議時序邏輯中建議一致使用非阻塞賦值，組合邏輯中一致使用阻塞賦值

7、 在組合邏輯進程中，其敏感向量表中要包含所有要讀取的信號，防止仿真與綜合結果不一致，如示例代碼(14)

always @ (a or c) always @ (a or b or c)
begin begin
d1 = a c; d1 = a c;
d2 = b | c; d2 = b | c;
end end

糟糕的風格 良好的風格

此例的糟糕風格代碼中，仿真模型中過程快只對數據a、c敏感，而忽略了b，但在綜合模型中綜合結果是對a、b、c都敏感的，兩者的差異會導致仿真結果與綜合結果有可能不一致。分析如下:

當數據c與a、b同步(有固定的相位差)，且c的變化頻率平穩且大于或等于a、b時則仿真結果與綜合結果是一致的，否則，就會造成仿真結果的錯誤，誤導我們對設計做出錯誤的判斷。