如何簡化FPGA測試和調試？

FPGA的設計速度、尺寸和復雜度明顯增加，使得整個設計流程中的驗證和調試成為當前FPGA系統的關鍵部分。獲得FPGA內部信號有限、FPGA封裝和印刷電路板電氣噪聲，這一切使得設計調試和檢驗變成設計周期中最困難的流程。此外，幾乎當前所有的像CPU、DSP、ASIC等高速芯片的總線，除了提供高速并行總線接口外，正迅速向高速串行接口的方向發展。FPGA也不例外，每一條物理鏈路的速度從600Mbps到高達10Gbps，高速IO的測試和驗證更成為傳統專注于FPGA內部邏輯設計的設計人員面臨的巨大挑戰。這些挑戰使設計人員會把絕大部分設計周期時間放在調試和檢驗設計上。

設計階段即應考慮測試問題

在FPGA系統設計完成前，有兩個不同的階段：設計階段、調試和檢驗階段。設計階段的主要任務是輸入、仿真和實現;調試和檢驗階段的主要任務是檢驗設計，校正發現的任何錯誤。

在設計階段不僅要設計，而且要使用仿真工具開始調試。實踐證明，正確使用仿真技術為找到和校正設計錯誤提供了一條有效的途徑。但是，不應依賴仿真作為調試FPGA設計的唯一工具，有許多問題僅僅通過仿真是無能為力的。

此外，還需要提前考慮調試和檢驗階段，規劃怎樣在線快速調試FPGA，這可以定義整體調試方法，幫助識別要求的任何測試測量工具，確定選擇的調試方法對電路板設計帶來的影響。針對可能選用的FPGA存在的高速總線，除了考慮邏輯時序的測試和驗證外，應該充分考慮后面可能面臨的信號完整性測試和分析難題。

在調試階段，必需找到仿真沒有找到的棘手問題。怎樣以省時省力的方式完成這一工作是一個挑戰。

嵌入式邏輯分析儀只能進行狀態分析

在設計階段需要作出的關鍵選擇是使用哪種FPGA調試方法。在理想情況下，希望有一種方法可以移植到所有FPGA設計中，能夠洞察FPGA內部運行和系統運行過程，為確定和分析棘手的問題提供相應的處理能力。基本在線FPGA調試方法有兩種：使用嵌入式邏輯分析儀以及使用外部邏輯分析儀。選擇使用哪種方法取決于項目的調試需求。

主要FPGA廠商針對器件的在線調試都提供了嵌入式邏輯分析儀內核。這些知識產權模塊插入FPGA設計中，同時提供觸發功能和存儲功能。它們使用FPGA邏輯資源實現觸發電路，使用FPGA存儲模塊實現存儲功能。它們使用JTAG配置內核操作，并用來把捕獲的數據傳送到PC上進行查看。由于嵌入式邏輯分析儀使用內部FPGA資源，因此其通常用于大型FPGA，這些大型FPGA可以更好地消化插入內核帶來的開銷。一般來說，用戶希望內核占用的FPGA邏輯資源不超過可用資源的5%。與任何調試方法一樣，還要知道這種方法存在的部分矛盾。

在針腳與內部資源上，嵌入邏輯分析儀內核不使用額外的測試針腳，因為它通過現有的JTAG針腳訪問內核。這意昧著即使設計受到FPGA針腳限制，您也可以使用這種方法。矛盾在于，它使用的內部FPGA邏輯資源和存儲模塊可以用來實現設計。此外，由于使用片內內存存儲捕獲的數據，因此內存深度一般相對較淺。

嵌入式邏輯分析儀核心的探測非常簡單。它使用現有的JTAG針腳，因此不必擔心怎樣把外部邏輯分析儀連接到系統上。矛盾在于，盡管嵌入式邏輯分析儀可以查看FPGA操作，但沒有一種方式把這些信息與電路板級或系統級信息時間關聯起來。而把FPGA內部的信號與FPGA外部的信號關聯起來對解決最棘手的調試挑戰至關重要。在分析方法上，嵌入式邏輯分析儀只能進行狀態分析。

從成本與靈活性上分析，大多數FPGA廠商提供了嵌入式邏輯分析儀內核，而其價格要低于全功能外部邏輯分析儀。雖然用戶希望更多的功能，但嵌入式邏輯分析儀內核的功能無論通用性、分析方式、觸發能力，還是存儲和分析能力都弱于全功能外部邏輯分析儀，而用戶通常需要這些功能，來捕獲和分析棘手的調試挑戰。例如，嵌入式邏輯分析儀只能在狀態模式下操作，它們捕獲與FPGA設計中已有的指定時鐘同步的數據，因此不能提供精確的信號定時關系。