基于FPGA的電機(jī)測(cè)速系統(tǒng)設(shè)計(jì)

由數(shù)碼管顯示電路可以知道，這是共陽(yáng)極數(shù)碼管。當(dāng)在位選端SE1～SE4輸入低電平時(shí)，三極管導(dǎo)通，從而D1～D4接入高電平。由a到DP端輸入數(shù)碼管顯示碼，就可以得到我們所需要的數(shù)字，由位選端讓數(shù)碼管選擇導(dǎo)通。

2 FPGA模塊設(shè)計(jì)
FPGA模塊的設(shè)計(jì)主要是實(shí)現(xiàn)將由光電編碼器轉(zhuǎn)換得到的電信號(hào)轉(zhuǎn)換成轉(zhuǎn)速值，通過數(shù)碼管顯示。因此本次設(shè)計(jì)的模塊主要有分頻模塊、計(jì)數(shù)模塊、鎖存模塊、數(shù)據(jù)處理模塊和動(dòng)態(tài)顯示模塊等組成。
2．1 分頻模塊的設(shè)計(jì)
在本次設(shè)計(jì)中我們需要得到的是轉(zhuǎn)速值，而測(cè)量的根本原理就是將轉(zhuǎn)速信號(hào)轉(zhuǎn)換為頻率信號(hào)，同過測(cè)量頻率信號(hào)從而算出轉(zhuǎn)速值。由于外部時(shí)鐘提供的是50 MHz的時(shí)鐘信號(hào)，此信號(hào)送入FPGA模塊，通過程序?qū)⑵溥M(jìn)行分頻，設(shè)計(jì)需要的是1 s的閘門脈沖，來(lái)統(tǒng)計(jì)被測(cè)信號(hào)的個(gè)數(shù)，從而計(jì)算出被測(cè)信號(hào)的頻率。
分頻模塊的設(shè)計(jì)流程圖如圖5所示。

2．2 四位十進(jìn)制計(jì)數(shù)
四位十進(jìn)制計(jì)數(shù)模塊是通過復(fù)位信號(hào)和閘門信號(hào)來(lái)控制模塊對(duì)外部被測(cè)信號(hào)的十進(jìn)制計(jì)數(shù)。當(dāng)復(fù)位信號(hào)為高電平時(shí)，b1、b2、b3、b4四位計(jì)數(shù)信號(hào)都為0。當(dāng)復(fù)位信號(hào)為低電平，并且閘門信號(hào)為高電平時(shí)，計(jì)數(shù)模塊開始統(tǒng)計(jì)外部信號(hào)clk1的個(gè)數(shù)，b4為最高位，b1為最低位。