全數字鎖相環的設計及分析

　　1 引 言

　　鎖相環是一種能使輸出信號在頻率和相位上與輸入信號同步的電路，即系統進入鎖定狀態(或同步狀態)后，震蕩器的輸出信號與系統輸入信號之間相差為零，或者保持為常數。傳統的鎖相環各個部件都是由模擬電路實現的，一般包括鑒相器(PD)、環路濾波器(LF)、壓控振蕩器(VCO)三個環路基本部件。

　　隨著數字技術的發展，全數字鎖相環ADPLL(AllDigital Phase-Locked Loop)逐步發展起來。所謂全數字鎖相環，就是環路部件全部數字化，采用數字鑒相器、數字環路濾波器、數控振蕩器構成鎖相環路，并且系統中的信號全是數字信號。與傳統的模擬電路實現的鎖相環相比，由于避免了模擬鎖相環存在的溫度漂移和易受電壓變化影響等缺點，從而具備可靠性高、工作穩定、調節方便等優點。全數字鎖相環的環路帶寬和中心頻率編程可調，易于構建高階鎖相環，并且應用在數字系統中時，不需A／D及D／A轉換。在調制解調、頻率合成、FM立體聲解碼、圖像處理等各個方面得到廣泛的應用。

　　隨著電子設計自動化(EDA)技術的發展，可以采用大規模可編程邏輯器件(如CPLD或FPGA)和VHDL語言來設計專用芯片ASIC和數字系統。本文完成了全數字鎖相環的設計，而且可以把整個系統嵌入SoC，構成片內鎖相環。

　　2全數字鎖相環的體系結構和工作原理

　　74XX297 是出現最早，應用最為廣泛的一款全數字鎖相環，在本文中以該芯片為參考進行設計、分析。ADPLL基本結構如圖1所示，主要由鑒相器、K變模可逆計數器、脈沖加減電路和除N計數器4部分構成。K變模計數器和脈沖加減電路的時鐘分別為Mfc和2Nfc。這里fc是環路中心頻率，一般情況下M和N都是2的整數冪。

　　2.1 鑒相器

　　常用的鑒相器有兩種類型：異或門(XOR)鑒相器和邊沿控制鑒相器(ECPD)。異或門鑒相器比較輸入信號Fin相位和輸出信號Fout相位之間的相位差 θe，并輸出誤差信號Se作為K變模可逆計數器的計數方向信號。環路鎖定時，θe=0，Se為一占空比50％的方波。當θe=+π/2時，Se等于1；當 θe=-π／2時，Se等于0。因此異或門鑒相器相位差極限為±π／2，邊沿控制鑒相器相位差極限為±π。

　　2.2 K變模可逆計數器

　　K 變模可逆計數器消除了鑒相器輸出的誤差信號Se中的高頻成分，保證環路的性能穩定。K變模可逆計數器主要是根據鑒相器的輸出作為方向脈沖，輸出加減脈沖信號。當Se為低電平時，計數器進行加運算，如果相加的結果達到預設的模值，則輸出一個進位脈沖信號CARRY；當Se為高電平時，計數器進行減運算，如果減的結果達到零，則輸出一個借位脈沖信號BORROW。

　　2.3脈沖加減電路

　　K變模可逆計數器的CARRY和BORROW信號分別接到脈沖加減電路的INC和DEC信號。脈沖加減電路實現了對輸入信號頻率和相位的跟蹤和調整，最終使輸出信號鎖定在輸入信號的頻率和相位上，可以稱之為數控振蕩器。

　　2.4除N計數器

　　除N計數器對脈沖加減電路的輸出IDOUT進行N分頻，得到整個環路的輸出信號Fout。同時，因為fc=IDCLOCK／2N，因此通過改變分頻值N可以得到不同的環路中心頻率fc。

　　3全數字鎖相環的實現與仿真

　　本設計在Altera公司的Max+PlusⅡ開發軟件平臺上，利用VHDL語言運用自頂向下的系統設計方法，完成ADPLL的設計。首先根據系統中各個功能模塊的要求分別設計環路各個部件的邏輯電路，并進行仿真驗證，然后再將各部件組合起來，進行系統仿真和驗證。

　　異或門鑒相器和除N計數器的實現較為簡單，不再進行詳細說明。

　　3.1 K變模可逆計數器

　　K 變模可逆計數器由兩個獨立的計數器UPCOUNTER，DOWN COUNTER組成，分別對應設計中的q0，q1。K為計數器的模值，總是2的整數冪，可由輸入a[3..0]控制改變。計數器的操作由DN／UP信號控制。時鐘clk頻率為數字鎖相環中心頻率的M倍，clk上升沿計數。K計數器首先預置模數，然后把鑒相器的輸出信號作為方向脈沖，控制內部計數器進行加、減計數。如果這個信號為高，DOWN COUNTER有效進行遞減計算，UP COUNTER保持為零；相反，UP COUNTER有效進行累加計算，DOWN COUNTER保持為預置模數。UP COUNTER計數值超過K時，increase輸出為1，計數器清零。DOWN COUNTER計數值為0時，decrease輸出為1，計數器恢復為預置模數。

　　a[3..0]=1時，設定K值為4。K變模可逆計數器仿真波形如圖2所示。

　　3.2脈沖加減電路

　　脈沖加減電路需要利用多個觸發器配合產生時序，其輸出為IDOUT。當沒有進位或借位脈沖信號時，他把外部參考時鐘進行二分頻；當有進位脈沖信號inc 時，則在輸出的二分頻信號中插入半個脈沖，以提高輸出信號的頻率；當有借位脈沖信號dec時，則在輸出的二分頻信號中減去半個脈沖，以降低輸出信號的頻率。VHDL設計代碼如下，圖3為其仿真波形。

　　3.3全數字鎖相環的實現與仿真