∑-△ADC的降采樣濾波器的設計與實現
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本文設計了一個濾波器各級位數動態可調的方法，對降采樣濾波器各級輸入、輸出位數各種可能的情況進行分析，得到最終的各級濾波器的輸入輸出數據位數如表6所示。本文引用地址：http://www.104case.com/article/188975.htm
4．1．4 時鐘的處理
系統用到了多個分頻時鐘，為了方便后面布局布線做時鐘樹，本設計采用計數器產生使能信號進行分頻。
4．1．5 Design Compiler綜合
本設計采用SMIC 0．18μm CMOS工藝庫，將編寫的Verilog代碼用Synopsy的Design Compiler綜合，通過加上適當的約束條件反復優化，最終得到綜合結果。綜合結果通過Synopsys VCS仿真驗證。
4．2 版圖設計
本設計采用Cadence Encounter對綜合后的濾波器的門級網表進行布局布線，圖5是完成布局布線后的版圖。芯片主要參數如表7所示。
5 芯片測試
在模擬三階CRFB結構的∑-△調制器輸入的情況下，通過邏輯分析儀采集輸入為150 kHz正弦信號的輸出數據，并由計算得到的頻譜如圖6所示，信號與噪聲加失真比(SINAD)大于86 dB，滿足性能指標要求。
6 結論
本文介紹了一個用于帶寬150 kHz、精度16 bit的高精度、寬帶∑-△模數轉換器中的降采樣低通濾波器。本設計可以集成在SOC芯片中，主要應用于醫療儀器、移動通信、過程控制和PDA等領域。濾波器通過級聯Sharpened CIC濾波器、ISOP濾波器和半帶濾波器實現。并通過Synopsy的Design Compiler進行電路綜合和Cadence Encounter進行布局布線，采用SMIC 0．18μm CMOS工藝實現。系統仿真和芯片測試結果表明，性能滿足設計指標要求。
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