9位100 MSPS流水線結構A／D轉換器的設計

片上系統(SoC)需要在單個硅片上實現模／數混合集成。與數字系統工藝兼容、功耗、面積等指標優化的高性能模／數轉換器(Analog to Digital Converters，ADC)是片上系統中非常重要的單元，它實現了模擬電路與數字電路之間的聯系。流水線結構模／數轉換器(Pipelined ADC)是一種研究和應用非常廣泛的模／數轉換器，其結構本身并非屬于基本模／數轉換器結構，但在精度、速度及功耗方面相對于其他類型都有很大的改進，是高速高精度領域的主要應用類型之一。本文介紹了流水線A／D轉換器的基本原理，并構造了一個三級流水線結構的9位100 MSPS A／D轉換器(ADC)，采用Zarlink 0．6μm互補雙極工藝模型對電路進行了模擬驗證。

1 三級流水線A／D轉換器電路設計
使用分級技術是解決高速高分辨率的一種方法。可以使用兩級或多級高速、低分辨率子ADC組合起來，形成一個高速高分辨率的流水線ADC。
1．1 三級流水線A／D轉換器工作原理
在基本A／D轉換結構中，有些具備高速性能，有些具備高精度性能，沒有能夠同時達到高速高精度的要求。流水線ADC的出現在一定程度上解決了這個難題。流水線結構可以在采樣速度和轉換精度之間取得較好的平衡。圖1是三級流水線ADC的結構。

由圖1可知，流水線結構模／數轉換器主要是由采樣保持器、子ADC、子DAC及減法電路組成。輸入模擬信號首先送入第一個采保電路(TH 1)，TH1的輸出信號輸出給第一個的子ADC(ADC1)和第二個采保電路(TH2)，ADC1將輸入信號轉換得到高3位數字信號，該高3位數據通過DAC(DA C1)還原成模擬量，再將該模擬量和TH2的輸出一同輸入到減法電路，并將差值由放大器放大一定倍數，便得到第一級模擬余量信號。此模擬余量將作為第二級轉換電路的輸入信號。重復上述步驟，得到次3位轉換數據，依此類推。
設輸入信號為Vin，Vin通過3位ADC產生的數字量為Dm，3位DAC輸一模擬量為Vout，則Vin，Dm和Vout的關系由式(1)、(2)決定。

由式(2)可知，3位DAC還原得到的Vout小于等于輸入信號Vin，其差值就是包含低位數據位信息的模擬余量。為了使下一單元的ADC得到滿幅輸入，以降低對子ADC性能的要求，還需將此模擬余量乘以ADC量化單位的倒數，即將此模擬余量放大23倍后再送給下一級子轉換器。
1．2 采樣保持電路的設計與分析
圖2為全差分采樣保持電路(T／H電路)的半邊電路；圖3為該T／H電路控制時鐘信號。

當PCLK和NCLK信號為低電平時，T／H電路工作在采樣模式，Q5，Q7導通，Q6，Q8截止，A節點電壓升高，B節點電壓降低，這時Q1～Q4均導通且工作在正向放大區，它們形成一個AB類緩沖器驅動保持電容CH。該輸入電路結構具有輸入偏置電流小、輸入阻抗高、交調失真小的特點。當PCLK和NCLK信號為高電平時，T／H電路工作在保持模式，Q5，Q7截止，Q6，Q8導通，鉗位電路(CLAMP)開始作用，使A節點電壓鉗位在VCH-VthN，使B結點的電壓鉗位在VCH+VthP(VthN和Vthp分別表示NPN管和PNP管的BE結導通屯壓)，也使A，B兩節點呈現為低阻抗節點。此時Q1～Q4均截止，故而形成輸入信號與保持電容之間的二重隔離，消除保持模式的信號饋通。
RC和CH構成一個低通濾波器，其截止頻率會隨負載而變化。為克服這一缺點，在輸出端設計一個輸出緩沖器。采樣／保持電路的噪聲特性主要來自于Q1～Q4的基極寄生電阻熱噪聲以及它們的散粒噪聲和帶寬限制電阻RC熱噪聲。電路設計時，選用大尺寸的器件來減小基極電阻Rb，使得基極寄生電阻熱噪聲最小化。將Q3，Q4偏置在較大的靜態電流來最小化它們的散粒噪聲，同時采樣模式動態特性也要求Q3，Q4有大的靜態電流，以減小VBE調制的影響。當該T／H電路被偏置在大電流時，它將有大的帶寬，因此必須串聯電阻RC來限制帶寬以濾除高頻噪聲。大的偏置電流也要在功耗和性能之間進行折衷考慮。