如何利用軟件作為激勵來加速SoC系統級驗證？

　　硬件/軟件協同驗證

　　很多硬件和驗證工程師（甚至在某些方面軟件工程師）認為，運行應用程序的任何部分不會加快設計驗證。畢竟，如果針對設備測試驅動程序，并針對驅動程序測試了應用程序，就無需進行進一步驗證。但是這些工程師不會考慮在尚未系統地測試所有軟件的情況下發布產品，也不會接受在未經系統測試的情況下發布要去tapeou的硬件設計。系統級協同驗證測試全部的可選組件，包括硬件、軟件、或兩者的組合，從而揭露在分離情況下不會被發現的問題。

軟件覆蓋范圍

　　運行軟件提供了一個切合實際的激勵，但它不可能為驗證空間提供足夠寬的覆蓋范圍。軟件通常是一遍一遍地重復只具有些微差別的相似操作。因此，這種方法應當結合其它現有驗證技術一起使用。同時，運行大量的軟件通常不會改善驗證效果。在不犧牲驗證結果的情況下，通過對軟件進行少量修改，能夠縮短較長的代碼操作。例如，在上述顯示設備實例中，向所有位置寫數據的診斷程序能夠被縮短為只寫前3行和最后3行。這樣做不會減少覆蓋范圍，卻能使測試速度加快45倍。

　　劃分內存系統

　　將代碼作為設計激勵運行時，無疑會令人增加對設計被全面驗證的總體信心。并且，在大多數情況下，它能暴露其它驗證方法遺漏的設計缺陷。但是，在邏輯仿真中運行代碼是非常慢的。邏輯仿真器通常以10Hz到100Hz的速度執行操作。在這樣的性能水平條件下，只有少量的代碼能夠運行。

　　以執行代碼時產生的電路行為為例，連續的九條ARM指令會產生15個總線周期。在這15個總線周期中，只有2個和硬件操作有關。剩余的13個只支持代碼的執行，不會對測試的設備產生任何影響。當然，基于處理器高速緩存和緩沖區的設定，并非所有的這些總線周期都能獲得處理器上的外部信號。但是，即使總線周期不通過外部驅動，它們也需要由整個電路的仿真器來處理的時鐘。降低仿真性能的不是總線周期的電路行為，而是設計中附加的時鐘驅動。

　　把處理器的內存系統分割為I/O空間、代碼空間和數據空間時，可分隔這些總線周期，只將I/O周期加入到邏輯仿真中。通過過濾邏輯仿真器中的代碼和數據周期，他們能夠在不占用仿真時間的情況下得到處理。這使得仿真速度加快。盡管全功能處理器模型執行所有的總線周期和指令，但邏輯仿真只在總線周期處于某一特定范圍內時才會進行。這樣，邏輯仿真只關注專門針對被驗證設備的總線周期。不參與邏輯仿真的分區內存可以描述為已被軟件圖像預先初始化的“超級高速緩存”。這種“超級高速緩存”足夠大，能容納全部的軟件圖像和所有數據，并提供無限的快速訪問。能夠放置在普通高速緩存中而不影響設計操作的內存，都可以安全地放置在這個“超級高速緩存”中。直接由硬件訪問的內存區域是不可緩存的，且必須建模為硬件仿真的一部分，以向硬件提供訪問這些內存區域的權限。

　　增強的性能

　　回到假設顯示模塊，使用AMBA總線周期驅動寄存器輸入和讀取寄存器輸出。結果，診斷和驅動程序代碼的仿真時間減少了10倍以上，小型畫圖程序的仿真時間減少了30倍。程序所作的計算不只是將像素復制到屏幕上。它將像素和以前的圖像進行比較，只有當數值變化時才寫入像素和地址。當軟件的復雜性增加時，性能因素也隨著提高。仿真吞吐量的增加是由于不需要運行與總線周期相關的時鐘。如果軟件完成更大的計算量，性能提高會更大。

　　使用附加的設計模塊

　　這篇文章描述了單個設計模塊激勵的代碼應用程序。因為代碼和數據空間的內存沒有被建模為硬件的一部分，因此可以在完成全部設計之前，在一個單獨的設計模塊上運行這種類型的測試。它不需要設計完整的內存子系統并作為仿真的一部分運行。當運行一些模塊級測試時，有必要將附加的硬件組件和I/O數據流建模為仿真運行的一部分。使用相同的過濾技術，可以把給定內存區域的內存處理事務傳送給任意的C函數。這可以通過建立一個基于地址范圍的回調函數實現。這樣，沒有建模為HDL的軟件需要的組件能夠用簡單的C函數替代。同樣，對I/O端口的讀寫可以通過基本的C函數連接到主機文件和I/O系統。對于包含很多硬件設計的系統級仿真，也可以使用相同的方法。對于這種情況，硬件模塊被替代的越少，在邏輯仿真器中出現的行為就會更多。

　　結語

　　本文介紹了一種使用軟件作為激勵以加速系統級驗證的方法。使用的激勵是切合實際的，并易于快速創建。對設計執行此激勵可及早揭露問題，否則，這些問題可能要等到創建虛擬原型后才會被發現。提高性能的關鍵在于過濾出與硬件操作無關的代碼和數據引用，并在分區內存存儲中處理。這種方法能使驗證工程師解決日益增長的功能驗證挑戰。Questa驗證平臺可以自動把固件輸入到測試平臺，加速取指令操作與內存引用執行，并提供源代碼級的調試環境。