高速電路設計中信號完整性分析

串擾可以通過增加信號線間距解決。然而，PCB設計者通常受制于日益緊縮的布線空間和狹窄的信號線間距；由于在設計中沒有更多的選擇，從而不可避免的在設計中引入一些串擾問題。顯然，PCB設計者需要一定的管理串擾問題的能力。這些年出了許多可靠間距的相關規則。而一個通常業界認可的規則是3W 規則，即相鄰信號線間距至少應為信號線寬度的3倍。然而，實際中可接受的信號線間距依賴于實際的應用、工作環境及設計冗余等因素。信號線間距從一種情況轉變成另一種以及每次的計算。因此，當串擾問題不可避免時，就應該對串擾定量化。這都可以通過計算機仿真技術表示。利用仿真器，設計者可以決定信號完整性效果和評估系統的串擾影響效果。

6、電源退耦

電源退耦是現在數字電路設計中標準慣例，在此提及將有助于減少電源線上噪聲問題。一個干凈的電源對設計一個高性能電路至關重要。迭加在電源上的高頻噪聲將會對相鄰的每個數字設備都會帶來問題。典型的噪聲來源于地彈、信號輻射或者數字器件自身。最簡單的解決電源噪聲方式是利用電容對地上的高頻噪聲退耦。理想的退耦電容為高頻噪聲提供了一條對地的低阻通路，從而清除了電源噪聲。依據實際應用選擇退耦電容，大多數的設計者會選擇表貼電容在盡可能靠近電源引腳，而容值應大到足夠為可預見的電源噪聲提供一條低阻對地通路。采用退耦電容通常會遇到的問題是不能將退耦電容簡單的當成電容。有以下幾種情況：

a、電容的封裝會導致寄生電感；

b、電容會帶來一些等效電阻；

c、在電源引腳和退耦電容間的導線會帶來一些等效電感；

d、在地引腳和地平面間的導線會帶來一些等效電感；由此而引發的效應：

a、電容將會對特定的頻率引發共振效應和由其產生的網絡阻抗對相鄰頻段的信號造成更大的影響；

b、等效電阻（ESR）還將影響對高速噪聲退耦所形成的低阻通路；

以下總結了由此對一個數字設計者產生的效應：

a、從器件上 Vcc 和GND引腳引出的引線需要被當作小的電感。因此建議在設計中盡可能使Vcc 和GND 的引線短而粗。

b、選擇低 ESR效應的電容，這有助于提高對電源的退耦；

c、選擇小封裝電容器件將會減少封裝電感。改換更小封裝的器件將導致溫度特性的變化。因此在選擇一個小封裝電容后，需要調整設計中器件的布局。

在設計中，用Y5V 型號的電容替換X7R 型號的電容器件，可保證更小的封裝和更低的等效電感，但同時也會為保證高的溫度特性花費更多的器件成本。

在設計中還應考慮用大容量電容對低頻噪聲的退耦。采用分離的電解電容和鉭電容可以很好的提高器件的性價比。

7、總結：

信號完整性是貫穿于高速數字電路設計中的最重要的問題之一；在此將列出幾點在數字電路設計中保證信號完整性的建議：

a、對靈敏元件實施對噪聲器件的物理隔離；

b、阻抗控制、反射和信號終端匹配；

c、用連續的電源和地平面層；

d、布線中盡量避免采用直角；

e、差分對布線長度相等；

f、高速電路設計中應考慮串擾問題；

g、電源退耦問題；

很好了掌握以上提到的數字電路設計中的問題，可以幫助數字電路設計者能在電路設計的早期盡可能多地發現一些電路設計中潛在的問題。