基于Cadence_Allegro的高速PCB設計信號完整性分析與仿真

1．3 串擾
串擾發生在兩個相鄰的網絡之間，若一個網絡發生動態變化，將會通過場的作用將噪聲耦合到與其相鄰的靜態網絡上，從而影響其信號質量。信號傳播時的信號路徑與返回路徑存在邊緣場，會產生容性耦合與感性耦合，稱為互容和互感。當一個網絡發生動態變化時，通過邊緣場的作用，容性、感性耦合電流對相鄰網絡造成影響。開關噪聲、地彈都是由串擾引起的。串擾分為近端串擾(NEXT)與遠端串擾(FEXT)，近端接近源端而遠端遠離源端。NEXT與FEXT幅值分別如式(2)，式(3)：


式中：Vb靜態線后向噪聲電壓；Va1為動態線上信號電壓；kb為后向串擾系數；Vf為靜態線遠端電壓；Va2為信號線電壓；k1為遠端耦合系數；為兩條線耦合區的長度；RT為上升時間；CmL，CL，LmL，LL分別為單位長度互容、電容、互感、電感。由式(2)，式(3)可知，減小NEXT的主要方法是減小CmL，LmL，通過加大網絡間的距離可以做到這一點。減小FEXT的主要方法是增加RT，減小L，加大網絡間的距離。減小串擾會增加系統成本，需要折中才能在保證信號完整性的基礎上實現成本最節省化。
1．4 定時
集成電路只能按規定的時序接收數據，過長的信號延遲可能導致時序違背和功能混亂。當系統時鐘很高時，信號在器件間的傳輸時間以及同步準備時間都縮短了，驅動過載、走線過長都會引起延時。高速電路要求在很短的時間內滿足各種門延時，包括建立時間、保持時間、線延時等，而且在高速PCB中，傳輸線上的分布電容、分布電感都會對信號的數字切換產生延時，影響數字電路的建立和保持時間，延時過長可能會導致集成電路無法正確判斷數據。常見的時序系統分為普通時序系統和源同步時序系統2類，本文主要介紹普通時序系統的時序問題。所謂普通時序系統(公共時鐘時序系統)就是指驅動端和接收端的同步時鐘信號都是由一個系統時鐘發生器提供的，其主要限制條件如式(4)，
式(5)：

式中：Ts,t，Th,t分別為建立時間與保持時間；Ts,m與Th.m分別為建立時間裕量與保持時間裕量；Tc為時鐘周期；Tp,s為2根CLOCK走線之間的時鐘偏移；Tc.s為時鐘驅動器(PLL)的2個時鐘輸出之間的偏移；Tj為前后兩個時鐘周期之間的誤差；Tc,d為驅動器內部的延時；Tf,d為驅動器到接收端之間的數據線飛行時間。對于任何普通時鐘控制系統，如果能保證正常工作，就必須使建立時間裕量和保持時間裕量都至少大于零，即Ts,m>T0,Th,m>0。