新型高可靠性低功耗6管SRAM單元設計

摘要：提出一種新型的6管SRAM單元結構，該結構采用讀／寫分開技術，從而很大程度上解決了噪聲容限的問題，并且該結構在數據保持狀態下，采用漏電流以及正反饋保持數據，從而不需要數據的刷新來維持數據。仿真顯示了正確的讀／寫功能，并且讀／寫速度和普通6管基本相同，但是比普通6管SRAM單元的讀／寫功耗下降了39％。
關鍵詞：靜態噪聲容限；漏電流；低功耗；可靠性

0 引言
近40年的CMOS器件不斷縮小，以求達到更高的速度，更高性能和更低功耗。靜態隨機存取存儲器(SRAM)憑著其高速和易用性的優勢，已被廣泛應用于系統級芯片(SoC)。據國際半導體技術藍圖(ITRS)的預測，到2013年內存將占到SoC面積的90％，這將導致了芯片的性能越來越取決于SRAM的性能。但是，隨著CMOS技術的進一步發展，由此需要降低電源電壓和閾值電壓，而這一系列舉措勢必會降低SRAM單元的穩定性。另外，在深亞微米情況下，工藝環境以及隨之帶來的參數變化也會大大影響SRAM單元的穩定性。
在傳統6T-SRAM結構里，數據存儲節點通過存取管直接連接到位線上。這樣在讀過程中，由于存取管和下拉管之間的分壓作用會使存儲節點數據受到干擾，另外由于這種直接讀／寫機制會使存儲節點很容易受到外部噪聲的影響從而可能導致邏輯錯誤。
除了數據的穩定性問題之外，不斷增大的芯片漏電流也是另一個需要考慮的問題。在現代高性能微處理器，超過40％的功耗是由于泄漏電流引起的。隨著越來越多的晶體管集成到微處理器上，漏電功耗的問題將會更加突出。此外，漏電是待機模式下惟一的能耗來源，SRAM單元是漏電流的一個重要來源。
本文在分析傳統6T-SRAM基礎上，并基于以上考慮，提出了一種高可靠性低功耗的新6管SRAM單元。由于讀電流與噪聲容限的沖突，這個結構采用讀／寫分開機制，將存儲節點和讀輸出分開，從而不會使位線的波動干擾到存儲節點的值；另外，每次讀或寫過程中，只需要一個位線參與工作，因此相比較而言，降低了功耗，仿真結果顯示這種結構讀／寫速度也和普通6管SRAM相差無幾。

1 6T-SRAM存儲單元簡介
6管存儲單元結構如圖1所示。

1．1 6管單元結構及工作原理
6T-SRAM單元結構晶體管級電路如圖1所示，它由6個管子組成，整個單元具有對稱性。其中M1～M4構成雙穩態電路，用來鎖存1位數字信號。M5，M6是傳輸管，它們在對存儲器進行讀／寫操作時完成將存儲單元與外圍電路進行連接或斷開的作用。對單元的存取通過字線WL(Word Line)使能，字線WL為高電平時傳輸管導通，使存儲單元的內容傳遞到位線BL(Bit Line)，單元信息的反信號傳遞到位線，外圍電路通過BL和讀取信息。寫操作時，SRAM單元陣列的外圍電路將電壓傳遞到BL和上作為輸入，字線WL使能后，信息寫入存儲單元。
1．2 靜態噪聲容限SNM
靜態噪聲容限SNM是衡量存儲單元抗干擾能力的一個重要參數，其定義為存儲單元所能承受的最大直流噪聲的幅值，若超過這個值，存儲節點的狀態將發生錯誤翻轉。隨著數字電路不斷發展，電源電壓VDD逐漸變小，外部噪聲變得相對較大。如圖1所示的6T-SRAM，在讀操作中有一個從存儲節點到位線BL的路徑，當存取管開啟，BL和存儲節點直接相連。因此，外部的噪聲很容易破壞數據，噪聲容限受到前所未有的挑戰。

2 新型6T-SRAM存儲單元簡介
針對以上問題，提出一個新型6T-SRAM存儲單元結構，如圖2所示。NMOS管M5和M6負責讀操作，NMOS管M1，M4，PMOS管M2，M3完成寫操作，讀／寫操作的時候只有1個位線參與工作，因此整個單元功耗減小很多。