一種新型的交流電源信號發生器的設計
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(2)應用CPLD設計交流電源信號發生器
基于CPLD設計交流電源信號發生器，采用有源晶振16．384 MHz作為頻率參考，設計分頻器進行32分頻，分頻信號通過計數器再2分頻同時占空比調整為50％，即可得到256 kHz信號1輸出；信號1通過計數器再16分頻，即可得到16 kHz信號2輸出；信號2通過計數器再2分頻，即可得到8 kHz信號3輸出；同樣的道理可以得到4KHz信號4輸出、2 kHz信號5輸出。電路實現框圖如圖3所示。本文引用地址：http://www.104case.com/article/175951.htm
電路要求1 kHz三相120°輸出，需要先得到6kHz頻率，后再6次分頻每次分頻三相有對應的電平輸出。基準頻率16．384 MHz分頻2731次可以得到5．999 kHz，再6分頻可到0．9998779 kHz，頻率精度理論值為1．2x10-4，電路實現框圖如圖4所示。
(3)仿真及實驗結果
1 kHz、2 kHz和4 kHz實驗波形如圖5所示，8kHz、16 kHz和256 kHz實驗波形如圖6所示，三相1kHz波形如圖7所示。
從圖7可以看出三路輸出信號相位相差120°，頻率為999．875 Hz頻率精度為1．25x 10-4。
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