一種新型的交流電源信號發生器的設計

摘要：介紹了交流電源信號發生器的基本原理，闡述了國內外有關交流電源信號發生器設計的基本方法，基于可編程邏輯器件(CPLD)設計實現了交流電源信號發生器，并給出了仿真及實驗波形。
關鍵詞：可編程邏輯器件；交流電源；信號發生器

交流電源是把輸入電源變換成在電壓、電流、頻率、波形以及在穩定性、可靠性等方面符合要求的電能供給負載的電源變換器。輸入電源多為單相或三相交流，輸出量仍是交流電，含穩壓、穩流、穩頻、不間斷供電等類型。在慣性測量系統中，交流電源廣泛用于陀螺儀表轉子電源、傳感器激勵、頻標、電磁懸浮激勵等，是保障系統性能的基礎電路。
交流電源信號發生器產生交流電源基準信號，本文將針對某慣性平臺交流電源系統提出一種新型的信號發生器設計方案。

1 交流電源信號發生器指標要求
交流電源一般由信號發生器、波形變換器、功率放大器、穩幅回路組成，電路結構方框圖如圖1所示。

交流電源信號發生器是交流電源的核心部分，產生交流電源工作所需信號波形。針對某慣性平臺交流電源系統，需要產生以下信號：
信號1：頻率256 kHz，占空比50％，5 VTTL信號；
信號2：頻率16kHz，占空比50％，5VTTL信號；
信號3：頻率8kHz，占空比50％，5VTTL信號；
信號4：頻率4kHz，占空比50％，5 VTTL信號；
信號5：頻率2kHz，占空比50％，5VTTL信號；
信號6～信號8：頻率1 kHz，占空比50％，5 VTTL信號，相位差120°；
頻率穩定度：1／106；
頻率精度：1／103。

2 基于CPLD的交流電源信號發生器電路設計
2．1 常規信號發生電路設計方法
常規的信號發生電路設計方法有振蕩器加整形方式、單片微處理器軟件編程、晶振加鎖相式頻率合成技術(PLL)等若干種方法。
振蕩方式(例如文式振蕩橋電路)是最為常見的一種信號產生方式，對于LC和RC信號產生器，適當地設計頻率選擇電路中的電感、電容或電阻的數值，信號產生器就可方便的產生所要求工作頻率的信號，但該方式電路的頻率穩定性不高，通常僅為10-3量級；
單片微處理器軟件編程方式可以大大簡化電路結構，減少系統功耗、制作成本和調試時間，靈活性高，但該方式輸出信號的頻率較低，輸出信號頻率的調整精度也較低；
晶振作激勵應用鎖相式頻率合成技術，使信號輸出達到了晶振的頻率穩定度，具有較寬的頻率可調范圍，但電路復雜，實現難度較大。
常規的交流信號發生電路要么電路簡易，但精度難以達到要求；要么精度較高，電路較復雜，難以在電路結構和性能指標方面達到最優。基于復雜可編程邏輯電路(CPLD)的陀螺信號發生電路較好的解決了上述問題，有源晶振作為激勵，采用軟件編程實現了硬件功能，具有電路簡單、精度及溫漂取決于晶振質量、可靠性較高、易移植等優勢。
2．2 基于CPLD的交流電源信號發生器的實現
(1) CPLD簡介及其設計流程
可編程邏輯器件隨著微電子制造工藝的發展取得了長足的進步。從早期的只能存儲少量數據，完成簡單邏輯功能的可編程只讀存儲器(PROM)、紫外線可擦除只讀存儲器(EPROM)和電可擦除只讀存儲器(E2PROM)，發展到能完成中大規模的數字邏輯功能的可編程陣列邏輯(PAL)和通用陣列邏輯(GAL)，今天已經發展成為可以完成超大規模的復雜組合邏輯與時序邏輯的復雜可編程邏輯器件(CPLD)和現場可編程邏輯器件(FPGA)。隨著工藝技術的發展，新一代的FPGA將集成中央處理器(CPU)或數字處理器(DSP)內核，為實現片上可編程系統(SOPC)提供強大硬件支持。
本文采用Altera公司MAX7000系列EPM7128STI100，它有128個邏輯單片(LE)、5VTTL I／O電平標準、84個I／O、TOFP-100封裝，采用Quar tus II軟件進行設計輸入、綜合、布局布線、仿真、編程和配置，采用707廠J-ZPB-26-16．384M-5型16．384MHz軍品級晶振作為時序基準，芯片背板大面積“覆地”，芯片電源腳和地之間并聯0．1μF／0603高頻去耦電容，硬件框圖如圖2所示。