基于高分辨率CMOS傳感器圖像采集系統的實現

隨著CMOS技術的發展，原來CMOS圖像傳感器比CCD噪聲大的特點得到大大改善，并且以其成本低、功耗低、單一工作電壓、集成AD轉換器、數字形式數據輸出、圖像大小可編程控制等優點，在攝像頭、微型數碼照相機、掃描儀、手機、可視電話、視頻會議等眾多領域應用。但要將CMOS的圖像采集到DSP芯片中的硬件設計成本較高，實現難度較大?，F階段，比較多的方案是采用帶視頻控制器的DSP芯片，如TI6000系列中帶有3個VPO接口的TMS320DM642和ADI公司帶PPI接口的Blackfin處理器。很多低價通用的DSP如TI55x系列和67x系列的DSP，與CMOS圖像傳感器都沒有直接接口，需要設計硬件電路。本文便是針對這種低價通用的DSP，提出的一種低成本的采集方案。
1 系統設計
由于大部分DSP都有與SDRAM、Flash、SRAM、FIFO等存儲器接口的EMIF接口，而沒有直接與CMOS/CCD固體圖像傳感器接口的控制器。所以采用CPLD作為圖像傳感器到FIFO以及FIFO到DSP的一個時序協調控制器。同時由于圖像傳感器的像素時鐘PIXCLK很高，最高可以達到48MHz,固體圖像傳感器的圖像數據量大，而FIFO的容量有限，一般都是幾K、幾十K字節，對于高像素的圖像來說，FIFO只能充當線緩沖的作用，要作為幀緩沖，除非系統對速度要求很高，否則成本太高。由于采集到DSP中的圖像數據量很大，靠寫文件的方式來驗證采集的數據非常慢，所以本系統采用GPIO設計了一個SD卡的控制器，通過寫BMP文件，對采集的圖像進行驗證。系統設計框圖如圖1所示。

本系統設計的關鍵在于DSP采用何種方式去讀取FIFO中的圖像數據。很多方案中都是啟動EDMA讀取FIFO中的圖像數據，當FIFO半滿時中斷DSP啟動EDMA讀取數據，這樣對FIFO讀時鐘的頻率要求很高，需要讀時鐘為寫時鐘的2倍。但這種方案存在問題，即FIFO時鐘的選擇問題。EMIF口的在EDMA啟動的過程中都是一些不穩定不規則的負脈沖信號，難以選擇作為FIFO的讀時鐘。這種采用EDMA的方案在TMS320DM642中可行，因為TMS320DM642能與FIFO無縫連接。
2 硬件設計
2.1 硬件電路圖
本系統硬件連接如圖2所示，所采用的圖像傳感器型號是MT9T001，它是一款主要針對數碼相機領域的CMOS圖像傳感器。與其他的CMOS圖像傳感器相比，MT9T001有以下明顯的特點：

(1)像素大小可以通過IIC接口改變相應寄存器進行硬件裁剪。
(2)高的幀速，輸出為QXGA分辨率(2 048×1 536）時，可以達到12f/s，而輸出為VGA分辨率（320×240）時，有93f/s。
(3)高性能的低照度成像性能。
(4)具有AF對焦窗口的圖像輸出格式，如圖3所示，(2 048×512)時，可以達到30f/s。