甚于ARM和FPGA的全彩獨立視頻LED系統

3 視頻數據分發
由于控制器采用陣列模式，因此需要對視頻源提供的數據進行分發，將不同行列的數據正確地送入不同的控制器。
3.1 數據分發單元方案
本系統中的LED控制器灰度級高達3×12位(可顯示多達64G種顏色)、控制區域為128×128點。系統播放單元提供的數據為320×240像素，因此需要分解成6個LED控制器來控制(見圖1)。因此，需要將PXA255提供的RGB數據分3組發送到這6塊控制器，以FPGA實現，方案如圖2所示。

圖2 數據分發單元方案
LCD接口子模塊接收PXA255 LCD接口的數據和控制信號，將這些輸入的數據進行逐點校正之后存入SDRAM,然后將該場數據分成3 組，每組128行(最后一組只有64行，為了后面控制板的一致性，此處由總線調度器補零)，同時發送，之后由LED顯示控制器處理。
3.2 存儲器分配和總線調度
為了方便各模塊間的接口，有利于不同時鐘域的數據同步，系統的存儲器采用兩級存儲模式，即SDRAM作為主存儲器，而各模塊也有相應FIFO作為Cache, SDRAM具有容量大、帶寬高、價格便宜等優點;但是控制比較復雜，每次讀寫有多個控制和等待周期。因此為了提高效率，通常采用地址遞增的碎發讀寫方式，而不能像SRAM那樣隨時讀取任意地址的數據。
本方案采用完全動態的內存分配機制，即每個模塊請求時，如果不是同一場數據，則可以分配到一塊新的內存，而一旦該內存的數據不再有效，則釋放這塊內存。這樣，每塊內存都有自己的屬性，標志是使用中的內存，還是空閑內存，以及當前內存中的數據是否在等待被使用的隊列中，因此內存需要分成3塊。其中一塊存儲逐點校正參數，一塊存儲當前場數據，另一塊存儲上一場數據(即正在發送的數據)。這就要求在一個場同步周期內需要將數據發送完畢，而這一要求是完全可以達到的。
總線調度是本模塊的核心部分，必須精確計算總線帶寬的占用情況，確定各部分FIFO的深度，以保證各個FIFO不會出現溢出或讀空的現象。
總線調度器需要調度3塊存儲器，還需要為每一個模塊維護一個偏移地址的首地址，以及一個偏移地址計數寄存器。為了便于計算偏移地址，用SDRAM物理上的兩行存儲一行的數據，而將多余部分空余。
總線調度器的仲裁算法為:逐點校正參數與校正后數據寫人SDRAM的優先級一樣，采用先來先得的方式占用總線，分別由各自FIFO的指針來觸發總線占用。一場數據寫入SDRAM完畢之后，開始發送。需要依次讀出第n,n+ 128,n+ 256行的數據給數據發送FIFO0,1,2，等待數據發送單元啟動發送。

3.3 LCD接口和逐點校正
PXA255 的LCD接口配置為smart panel形式，具體時序關系可參考PXA255的手冊。FPGA根據這些時序關系，將數據讀入，進行下一步的處理。
由于在生產過程中LED管的參數不可能完全一致，因此為了獲得良好的圖像顯示效果，必須對LED管進行篩選。這也是LED屏價格昂貴的一個重要原因。
采用逐點校正技術，可逐點調節LED的亮度，將顯示屏亮度的一致性提高一個數量等級，從而可以使采購廠商放寬LED在亮度和顏色方面的要求，LED采購的成本也隨之大大降低。此外，系統采用的逐點校正技術，可以在線修改校正參數，使得LED屏在投入運營之后也可以修改校正參數，補償由于LED管老化對顯示效果的影響，提高LED屏的使用壽命。因此，逐點校正技術使LED模塊作為室內外全彩色顯示屏的基本元件成為理想方案。
逐點校正參數存于SD卡中，在系統上電之后，ARM首先將該數據通過LCD接口(此時配置為GPIO)傳送到FPGA, FPGA將其存入SDRAM 中。此后，即可對LCD接口輸入的數據進行校正。

3.4 數據發送
在數據發送時，每行數據作為1幀，加入特定的幀頭之后開始發送。為了減少總線數量，采用串行總線形式，每組信號共有4路，分別是源同步時鐘和RGB三基色的串行數據。信號均以LVDS(Low Voltage Differential Signal，低電壓差分信號)的形式傳輸。LVDS采用差分方式傳送數據，有比單端傳輸更強的共模噪聲抑制能力，可實現長距離、高速率和低功耗的傳輸。Altera公司的Cyclone II系列FPGA可以方便地通過I/O配置獲得LVDS的能力。
發送幀頭由4字節的同步頭+數據當前行號+ID號組成。由于圖像的連續像素值的相關性比較高，因此使用偽隨機碼作為同步頭，其同步性能比較可靠。當前行號用于控制器判斷是否出現丟幀，并根據當前的行號決定當前數據的存儲地址。由于每一組數據實際上由兩個控制器分別處理(見圖1)，所以需要判斷標志來截取不同的數據部分。ID號即是不同控制器截取某行中不同列數的標準，數據在發送時ID為零。