CMOS偽差分E類射頻功率放大器設計
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4 仿真結果與分析
根據負載牽引仿真結果得到負載的最佳阻抗值，下面就是采用適當的匹配形式(集總參數或分布參數)實現輸出匹配網絡，并將該輸出匹配網絡加入到電路中進行源負載牽引仿真，以便得到源的最佳輸入阻抗。
這樣通過兩次負載牽引得到最佳輸入輸出阻抗，并選擇適當的匹配電路將50 Ω變化到所需的阻抗。圖4結果表明，將負載匹配到31+j24時，該結構具有最大輸出功率26．78 dBm，最大PAE為60．56％。采用L型匹配網絡實現輸入、輸出阻抗的匹配。
表1的Load Pull結果是有一定條件完成的，其前級驅動信號并不是理想的開關信號，而是輸入信號為O dBm，經過Cascode驅動級放大后的信號。利用理想設計方程得到的結果比較差的原因是，得出理想方程的假設條件和實際應用條件不一樣，具體有：
(1)驅動信號并不是理想的具有足夠驅動能力的占空比為50％的方波信號。
(2)仿真時在輸出級功率管的源端加入了1．5 nH的寄生電感。
(3)RFC電感并不是無窮大。
(4)輸出級功率管的導通電阻并不為O，需要一定的導通時間。
(5)負載諧振網絡Q值也是有限的。
5 結束語
分析比較了CMOS工藝和GaAs工藝的優缺點，以及設計過程中所要考慮的非理想因素，著重分析寄生電感的產生，對功放性能的影響，以及如何抑制寄生電感對功放的影響。最終采用理想設計方程和Load Pull技術，基于0．18μm CMOS工藝實現了一個差分的E類功放，ADS仿真結果表明采用差分結構較好地抑制了漏端電感對功率放大器性能的影響，提高功放的PAE，為實現單片集成發射機奠定了基礎。
本文引用地址：http://www.104case.com/article/162561.htm
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