CMOS偽差分E類射頻功率放大器設計
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2 射頻CMOS E類功率放大器非理想因素分析
分析了理想功放的設計方程，有載QL的選擇，負載網絡元器件的選取等，但是這些理論基礎都建立在理想情況下，而在實際設計中，必須考慮非理想的因素。非理想因素有多種：
(1)寄生電感的影響。
(2)有限的Chock電感。
(3)NMOS開關管有限的導通電阻。
(4)NMOS管寄生電容Cd的非線性。
(5)負載網絡的有限Q值。
(6)功率放大器阻抗匹配網絡的損耗。
其中寄生電感對功放的設計結果影響最大，因此將著重分析寄生電感的產生及其改進措施。
寄生電感分析與改進措施
功率放大器在實際應用中有3個主要的寄生源，分別為RF電路板、封裝和IC。具體表現在輸出級源級到地的寄生電感，它對功率放大器的輸出功率、PAE、穩定性等產生巨大的影響。寄生電感可以分為以下3個方面：
(1)在IC級，功率放大器一般用通孔結構或者鍵合線聯接到襯底地。在實際應用中，可使用多線鍵合減小地電感。
(2)在封裝級，通常用接到封裝底部的接地片，或通過封裝引線架的地連接實現接地。可用各種方法調整引線架，以減小地電感。
(3)在RF電路板級的地連接一般用通孔接到電路板中間層的專門接地平板。接地的質量由物理特性和與系統地的連接好壞確定。
接電源(地)的封裝線對電路的影響與高速電路中同步開關噪聲原理相似。交流電流在封裝線上引起的感應電勢為
其中，Le為電源和地封裝線的總等效電感。假設當Le=1 nH，交流電流幅度i為300 mA時，即可達300 mV，如果電感和寄生電容發生諧振，振蕩信號的幅度會更高，必然會對輸出信號形成干擾。電源(地)封裝線對電路的另一影響是信號或其諧波可能引起振蕩，這些影響是很難通過在電源和地之間接并聯大耦合電容得到抑制的。因此采用合理的電路結構才能減輕寄生電感對系統的影響。
3 射頻CMOS E類功率放大器設計
功率放大器的輸出級是電路最關鍵、最復雜的部分，因為它的輸出是芯片射頻接口，除了器件的非線性特性外，還必須要考慮Pad、輸出功率管漏端到地的寄生電感、封裝結構、輸出電壓擺幅、MOS器件擊穿和輸出端口的阻抗匹配等多種因素的影響。在這些因素中，輸出功率管漏端到地的寄生電感對功放性能影響最嚴重，包括鍵合線電感、PCB板級電路寄生電感等的影響。鍵合線電感的經驗值是1 nH／mm，可以并聯大量的鍵合線來減少鍵合線電感值，但是很難控制其精度，有文獻在仿真時僅加入0．4 nH的電感模擬這些寄生量，但是從測試結果分析來看，寄生電感遠不只0．4 nH，因此取1．5 nH來模擬功率管源端到地的寄生電感量。
3．1 應用理想方程的功放級設計
功放內核電路如圖3所示，采用偽差分E類功率放大器，為簡化分析過程，分析右半邊電路圖，L5為片上平面螺旋電感，L6，L7，Ls為鍵合線電感。輸出級為E類功放，Choke電感L6阻止交流信號通過，并給晶體管提供直流電流Idc。反饋網絡Cs和Rs增強功率放大器的穩定性和降低輸出電壓駐波比。 L7、C3組成一個串聯LC網絡，包括一個諧振網絡和部分剩余電感，當該諧振網絡的品質因子足夠高時，流過該網絡的電流為理想的正弦型信號，所有的諧波成分都被濾除。并聯電容Cs由兩部分組成，一部分是晶體管的寄生電容，另一部分是實際引入的電容。
在設計之初，先利用理想設計方程，估算E類功率放大器的各個參數，再采用諧波平衡法(Harmonic Balance)適當地調整參數。其中Pout=24 dBm，電源電壓VDD=1．8 V，取Qt=5，根據之前給出的設計方程得出本文引用地址：http://www.104case.com/article/162561.htm
以上參數選取依賴于理想設計方程參數，只考慮到最佳負載為實部的情況，考慮到一些非理想因素，利用ADS軟件，采用Load Pull技術適當地調整參數。
3．2 應用Load Pull技術的功放級設計
在功放級設計中，如何使輸出功率最大化是最主要的設計目標。
基本思路是通過CAD技術進行Load Pull仿真確定最佳的源和負載阻抗。所謂的Load Pull仿真，就是在負載阻抗很大范圍內掃描，逐點作諧波平衡分析計算出輸出功率，在圓圖上畫出等功率圓。因此根據設計目標的輸出功率，就能在圓圖上找到與之對應的一系列的輸出阻抗。同樣的原理，可以畫出等PAE的圓，折中考慮輸出功率，PAE和負載網絡的有載QL等就能確定最佳阻抗。
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