電子產(chǎn)品面板控制芯片的后端設(shè)計
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2．7 驗證
對執(zhí)行可制造設(shè)計后的版圖進行連線驗證和時序驗證。連線驗證包括：線是否連上(Verify Connectivity)、網(wǎng)格是否正確(Verify Geometry)、金屬密度是否達到20％等等，運行后可以檢查報告文件，發(fā)現(xiàn)金屬填充后存在的線與線間距的違規(guī)，需要手工進行調(diào)整。
時序驗證產(chǎn)生報告來檢查建立時間、保持時間、最大電容和最大過渡時間是否滿足要求，本設(shè)計滿足要求。
2．8 功耗、電壓降和電遷移分析
對設(shè)計好的版圖進行功率、電壓降和電遷移分析結(jié)果如圖4所示，從中可知使電源／地PAD數(shù)量、電源環(huán)、電源條的設(shè)計符合功耗、電壓降、電遷移要求。本文引用地址：http://www.104case.com/article/162410.htm
2．9 輸出
版圖設(shè)計完成后，要從版圖中提取進行后端驗證所需的信息，如用于形式驗證、物理驗證、靜態(tài)時序分析和后仿真的Verilog網(wǎng)表文件，用于物理驗證工具進行。DRC，LVS和LPE的經(jīng)過各單元GDS文件Merge后輸出的GDS文件。將產(chǎn)生的GDS文件導(dǎo)入Virtuoso Layout Editor工具加入Cover單元并在相應(yīng)的位置打上Labe1標號，最終電子產(chǎn)品面板控制芯片的版圖，如圖5所示。
3 結(jié)束語
對SoC Encounter輸出的版圖和網(wǎng)表，用Formality工具進行形式驗證，用Star-RCXT工具提取寄生參數(shù)后用PrimeTime工具進行靜態(tài)時序分析，用物理驗證工具Calibre進行DRC和LVS，采用Modesim進行流片之前的后仿真，本設(shè)計通過上述的所有驗證，成功試制小規(guī)模樣片，利用搭建的測試臺對樣片進行驗證證明達到了設(shè)計的要求。
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