超低抖動時鐘合成器的設計挑戰
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圖3給出了4GHz VCO (UMX-806-D16)最差情況下的相噪和我們的目標相噪模板。該VCO在20kHz以下的相噪很高，但通過設計鎖相環濾波器帶寬可以抑制低頻偏VCO噪聲。假設沒有其它因素的影響，可以得到很好的10kHz以上的相噪指標。請注意，這些相噪要求來自2GHz振蕩器。然而，圖3給出的是4GHz振蕩器的曲線，它需要額外的2分頻來保證50%的占空比。假設2分頻自身不影響總相噪，將使VCO的相噪降低6dB，整個曲線平行下移6dB。
請注意，參考時鐘也會產生噪聲，但多數分布在環路濾波器帶寬以下。圖4給出了Crystek®的80MHz晶體壓控振蕩器的伯特圖和目標相噪模板。注意，鎖相環頻率增益將等倍放大參考時鐘的相噪。因此，對80MHz晶體和2GHz輸出，其增益為25。結果，Crystek曲線將上移28dB。該平移意味著參考時鐘的相噪在1kHz非常高³。然而，相噪模板假定總噪聲功率在頻偏以內均勻分布。當然，情況不一定是這樣，所以1kHz以外的恒定相噪加上1kHz以內的噪聲仍然可以滿足我們的抖動指標。
圖4. 參考時鐘的相噪
圖4的相噪分析還包括了Vectron恒溫控制振蕩器(OCXO)，具有極低相噪。注意，OCXO容易消耗更多功率(達到瓦特量級)。
本文引用地址：http://www.104case.com/article/161856.htm
合成器原理圖
圖5是前面討論的參考時鐘和VCO的完整電路原理圖。PLL采用Fujitsu® MB15E06SR，它集成了4mA電荷泵和最高3GHz的預分頻器。由于PLL需要編程，所以我們采用了一個很簡單的PIC微處理器(PIC18F2455)，內置USB接口，可以自動執行編程任務。該設計需要用軟件編程用戶界面，同時PIC也需要編程。
清晰圖片(PDF, 93.8KB)
圖5. 時鐘合成器原理圖
分頻器采用Hittite® HMC361，它可以工作至10GHz，其相噪對性能影響不大。然而，分頻器的輸出擺幅只有0.8VP-P，即50Ω時2dBm。設計目標是10dBm輸出(2VP-P)，所以Hittite的輸出不能滿足要求，需要提升電壓。On Semiconductor®或Zarlink®都有類似產品，但它們的輸出擺幅基本和Hittite相同，甚至更差。而且，它們的噪聲指標沒有明確標出。
一個簡單的變壓器可以用來增大低速時鐘的擺幅，但高于2GHz、可以實現4:1放大的變壓器并不常見。另外，這種辦法增加了阻抗設計難度。另一種方法是采用有源放大器，可以得到很多帶寬> 10GHz的差分放大器，但還需要進一步確定器件的噪聲指標，以滿足設計要求。另一問題是放大器是否能夠置于PLL，Fujitsu數據資料建議最大預分頻輸入為2dBm (1VP-P)。
仿真結果
ADIsimPLL (由Applied Radio Labs為Analog Devices編寫)可以用來分析該電路，它包括多個UMC的VCO模型。圖6給出了由不帶分頻器的UMC 4GHz VCO和Crystek振蕩器組成的PLL相噪伯特圖。2kHz以下，參考時鐘的噪聲占主導地位；2kHz以上，鑒相器相噪占主導地位；70kHz以上，VCO噪聲占主導地位。
圖6包括了圖2的目標噪聲模板(粗黑線)。顯然，總噪聲在50kHz以下超出了模板，這將產生200fs的抖動。實際仿真存在一個問題，即如何解決鑒相器的相噪。它應該等于特定器件的噪底(-219dBc/Hz)乘以VCO/PFD頻率，即4000MHz/25MHz，或44dB，平移118dB。還需進一步的核查，但即使將PFD (鑒相器)噪聲去除，該結果仍然不可接受(167fs)。
圖6. 使用VCO的仿真結果：4GHz下的相噪
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