超低抖動時鐘合成器的設計挑戰

該應用筆記提出了超低抖動時鐘合成器的一種設計思路，其目標是產生2GHz時鐘時，邊沿之間的抖動 100fs。分析和仿真結果表明，要達到這一抖動指標，設計難度遠遠高于預期。關于元器件變量和折衷方案的討論為進一步的研究提供了線索。

概述

本文為高速數據轉換器提供了一個低抖動時鐘源的參考設計，目標是在時鐘頻率高達2GHz時，邊沿間抖動 100fs。對于1GHz模擬輸出頻率，所產生的抖動信噪比SNR為：-20 × log(2 × π × f × tj) = -64dB。

設計需求

時鐘設計的最高頻率為2GHz，然而，一些VCO (壓控振蕩器)和預分頻器能夠將其擴展到更高頻率，且不同器件能夠擴展的范圍也不盡相同。這里介紹的參考設計、仿真測試和結果只針對2GHz輸出頻率。

一些高速轉換器采用時鐘信號的兩個沿作為內部定時。這就要求嚴格的50%占空比。另外，目標輸出驅動能力是10dBm/50Ω，即2VP-P差分輸出。

合成器設計基礎

圖1. 傳統鎖相環

最簡單的設計是傳統的鎖相環電路，如圖1。如上所述，要求嚴格的50%占空比。因此，VCO工作在目標時鐘的兩倍頻(4GHz)，然后通過2分頻獲得目標頻率和占空比。由于分頻器會引入抖動，所以將其置于鎖相環環路以消除噪聲。

環路濾波器提供對參考噪聲的低通濾波和VCO噪聲的高通濾波。同時，它也決定了環路建立時間。由于這是固定頻率應用，環路建立時間不存在問題；濾波器帶寬可只對噪聲進行優化。窄帶濾波器更容易處理參考噪聲，但增加了VCO的噪聲負擔，寬帶濾波器的效果則相反。

雖然我們需要在VCO和參考時鐘兩者之間進行平衡，通過對兩者的研究表明，同時獲得兩者的最佳性能是可能的。100fs抖動的相噪指標決定了噪聲將有多低。

相噪是相對于載頻的指標，反比于頻偏(dBc/Hz)。所有相噪的集合就是相噪功率，它用來和基頻功率相比較。相噪除以基頻功率得到抖動。

例如，假設2GHz VCO在10kHz到100kHz內具有-110dBc/Hz的SSB (單邊帶)相噪，其帶寬為90kHz，結果為49.5dB。所以，總噪聲為-60.5dBc。SSB噪聲功率為：



所以，噪聲電壓有效值為：



根號里的系數2代表包括了兩個單邊帶¹。

其抖動為：



式3只得出了10kHz至100kHz頻偏的抖動，為了確定整體抖動，還要考慮其余頻偏。

另一種方法是，我們從抖動倒推相噪。于是，對于2GHz時100fs的抖動：



SSB噪聲功率為：



式5結果等效于-61dBc的總噪聲功率(SSB)。如果假定相噪在1Hz到10MHz均勻分布，那么，換算成dBc/Hz，得到以下相噪模板(圖2)。


圖2. 相噪模板

毫無疑問，2GHz下抖動 100fs是一個非常不錯的相噪值，特別是在10kHz至100kHz范圍內。從圖中可以看出，10kHz時的相噪大約為-114dBc/Hz。但很少有分離²的VCO能夠達到這一水準，當然，集成VCO也很難達到這一目標。UMC (Universal Microwave Corporation)的VCO能夠達到這一低噪級別。UMX系列產品的帶寬為500MHz至5GHz，其10kHz相噪可以達到-112dBc/Hz以下。即使UMX系列中指標最差的VCO也滿足我們的要求。


圖3. UMX-806-D16對應于相噪模板的相噪