基于AD9854的雷達信號源設計與實現
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2．2．1 單頻模式
系統上電或硬件復位時，AD9854自動進入該默認模式，此時芯片輸出的信號是直流信號。當對頻率控制字進行設定后，即可輸出單頻信號。
2．2．2 調頻模式
此處的調頻模式即為常見的脈沖調頻模式。AD9854同時支持線性和非線性這兩種調頻模式。該雷達信號源要求既能產生線性調頻信號，也能產生非線性調頻信號，所以AD9854完全能滿足要求。脈沖調頻信號的時寬主要是由update clock來決定。當第一個update clock信號到來時，AD9854把I／O緩存中的FTW，DFW，RRC以及其他的控制字都送到可編程寄存器中，AD9854開始工作。當脈沖調頻信號結束時，通過FPGA再發送一個update clock信號，然后就把I／O緩存中的清零數據送入了可編程寄存器中。
3 系統硬件實現
3．1 電源和時鐘設計
在該系統中，采用線性電源LT1764進行電平轉換，把5 V轉成3．3 V和1．5 V，為FPGA和AD9854等芯片提供電源。濾波電容分為旁路電容和去耦電容。旁路電容把前級攜帶的高頻雜波濾去，還可以有效地旁路地和電源上的地彈噪聲。旁路電容一般容值都比較小，根據諧振頻率一般是0．1μF和0．01μF。去耦電容也稱退耦電容，是把輸出信號的干擾作為濾除的對象。去耦電容一般比較大，取值為47μF和10μF。如圖2所示。本文引用地址：http://www.104case.com/article/161133.htm
時鐘電路與FPGA的電源面要隔離開(可以在同一個層)，只通過鐵氧體磁珠(ferritebead)相連。鐵氧體磁珠在低頻時阻抗很低，而在高頻時阻抗很高，可以抑制高頻干擾，這樣外面的高頻干擾不會影響時鐘芯片，而時鐘芯片內部產生的振蕩信號也不會影響到外面的電路。時鐘部分的地和整個PCB的地是一個統一的整體，不要分割。
在時鐘芯片的電源引腳處放一個容值為10μF的鉭電容，不僅可以防止由于電壓波動引起的電流涌動，還可以抑制低頻干擾；同時大電容的后面并聯一個0．1μF的小電容，且所放的位置要盡可能地靠近電源引腳，這樣可以減小外來的電源噪聲。在靠近時鐘輸出的引腳要串接一個50 Ω的電阻以減小輸出電流，提高時鐘波形的質量。時鐘線盡量少使用過孔，因為過孔使阻抗發生變化，影響信號的質量，進而產生EMI輻射和抖動問題。
3．2 存儲模塊設計
在該系統中，采用FLASH和SRAM作為存儲器。FLASH主要用于存儲波形文件，掉電時，數據也不會丟失。而SRAM是做高速數據緩存的，掉電后數據會丟失。首先FPGA從FLASH中讀取波形文件，然后再存儲到SRAM中，需要這些波形數據時候，再從SRAM中去讀取。這樣的設計是因為FLASH的讀／寫速度比較慢，而SRAM的讀／寫速度比較快。但是FLASH中的數據掉電不會丟失，而SRAM中的數據掉電要丟失。
3．3 放大及濾波電路設計
為了提高DDS信號產生系統的帶負載能力，同時實現AD9854芯片內嵌數／模轉換器輸出的電流轉換，需要在其后加入運算放大器(見圖3)。該運算放大器性能的好壞將決定信號的輸出質量及系統帶負載的能力。由于方案中信號輸出的最高頻率為120 MHz，所以應保證放大器在較高頻率范圍內具有很好的線性度，防止放大器自激。根據頻率源的設計要求，該方案中的放大器模塊應滿足以下要求：放大器的增益可調、放大器的帶寬應大于120 MHz、輸出帶載能力強、信號輸出質量較好。綜合以上要求，選擇ADI公司的寬帶運算放大器AD8014作為放大器模塊的核心器件。AD8014的主要性能特點有：低功耗；穩定增益G=1；高速，Slew Rate 4 000 V／μs，24 ns的建立時間；
在該方案中，放大電路采用串連電壓負反饋-反相比例放大電路。
采用串聯電壓負反饋將使放大器的輸入阻抗增大，輸出阻抗減小，提高電路輸出信號的帶負載的能力。在電路中，反饋電阻R16采用可調電阻，使電路的增益可調；同時在放大器的正、負電源輸入端加電容去藕濾波電路，以減小電源紋波對放大器的影響。
根據AD8014的要求，在進行PCB布線時，需在其周圍均鋪上了地網；但是，為了降低寄生電容對電路輸入的影響，其輸入腳附近沒有鋪地。在進行器件布局時，反饋電阻R16應盡量靠近AD8014的反向輸入端。
為使中頻模擬器有較好的通用性，而雷達中頻變化范圍較寬，考慮到在濾除諧波分量的同時要盡可能減少相位的不連續性，因此設計了一個帶寬為40MHz的9階無源低通濾波器。
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