基于AD9854的雷達信號源設計與實現

摘要：使用AD9854芯片和FPGA，基于DDS理論設計并實現了多模式多波形雷達信號源。它可模擬LFM、NLFM、單頻、相位鳊碼等多種脈沖信號波形，能有效驗證脈沖壓縮與信號處理單元的工作性能。測試結果表明，該系統能滿足設計要求。
關鍵詞：直接數字合成；AD9854；FPGA；雷達信號

0 引言
雷達信號源的設計在雷達測試中有著非常重要的作用。本文設計的雷達信號源要求實現三個功能：
(1)要求該系統能產生多種波形信號，包括：線性調頻信號，非線性調頻信號等。要求信號的指標都能夠達到要求。
(2)要求能模擬雷達回波，能夠對信號進行延時，使信號能夠在距離波門內，來滿足信號處理機的要求；并且能夠在信號中加入多普勒頻移，使信號處理機可以測試測速模塊的性能。要求該信號源能有效地驗證脈沖壓縮與信號處理單元的工作性能，評估系統的分辨力。
(3)與外部通信。該信號源與整個雷達系統是相參的，使用同一個時鐘，保證該模塊與整個系統是同步工作的。該模塊受外部控制，主要是從RS 422接口接收由定時板發送過來的差分信號；當接收到觸發信號時，就開始產生信號；當接收脈沖選擇信號的時候，進行模式轉換，能產生8種模式的信號。
DDS在相對帶寬、頻率轉換時間、相位連續性、正交輸出、高分辨力以及集成化等方面都遠遠超過了傳統頻率合成技術所能達到的水平，為系統提供了優于模擬信號源的性能。
FPGA具有集成度高、通用性好、設計靈活、編程方便等諸多優點，因此采用AD9854和FPGA來設計雷達信號源。

1 系統方案概述
根據雷達信號源系統設計的要求，總體框圖如圖1所示。

該系統主要由FPGA時序控制部分、AD9854頻率合成部分、波形存儲三部分組成。在此重點闡述FPGA設計和AD9854硬件設計兩部分。
系統的主體部分主要由高速數字邏輯時序控制模塊(FPGA)和DDS芯片AD9854構成，還包括放大模塊、濾波模塊、存儲模塊、時鐘模塊、電源模塊。該部分通過FPGA對整個電路的數字部分進行時序控制，包括給AD9854發送數據、地址、時鐘以及控制信號。AD9854是DDS芯片，能產生所需要的信號。存儲部分采用了FLASH和SRAM；FLASH主要用來存儲波形文件，而SRAM主要是在開機時暫存數據文件。
通過控制面板發送觸發信號和模式選擇信號對系統信號產生進行控制。當FPGA接收到觸發信號時，FPGA才開始工作，并且給AD9854發送數據以產生信號。模式選擇信號是3位的二進制數，可以產生8種狀態。控制面板和FPGA通過RS 422電平相連，通過差分數據線來傳輸數據。
PC機應用軟件完成所需各種軟件的波形數據的計算，包括起始頻率FTW，頻率分辨率DFW，時間分辨率RRC等數據，然后將所得的數據轉化成．dat格式。PC通過串口與系統主板進行數據通信，通過MAX3232進行電平轉化。數據最后存儲到主板的存儲器中(FLASH和SRAM)；當系統工作時，FPGA從FLASH中讀取波形文件來產生信號。

2 AD9854模塊
2．1 AD9854芯片介紹
數字頻率合成芯片AD9854是用于高端DDS技術的一款芯片，該芯片帶有兩個高速、高性能的正交D／A轉換器，可以同時輸出I／Q兩路正交信號。當參考時鐘源很精確時，AD9854能夠產生高穩定度的，頻率、相位、幅度均可編程的正弦和余弦曲線，被廣泛地應用于通信、雷達、儀器等應用領域。AD9854的高速DDS內核能夠提供48 B的相位累加器和頻率累加器(在300 MHz的系統時鐘下，可達1μHz的頻率分辨率)；其中17 B的相位-幅度映射位數能夠確保該芯片優良的無雜散動態范圍(SFDR)性能。
2．2 AD9854芯片工作模式
AD9854具有5種可編程操作模式，通過改變控制寄存器(并行尋址方式下的地址為1FH)的控制位即可以選擇相應的模式。根據本方案，主要對單頻(Single Tone)模式和調頻(Chirp)模式進行探討。5種模式的選擇表如表1所示。