異步FIFO在FPGA與DSP通信中的運用 作者： 時間：2011-04-18 來源：網絡 加入技術交流群 掃碼加入和技術大咖面對面交流海量資料庫查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 實現該FIFO的關鍵部分Verilog代碼如下： 需要說明的是，在產生寫滿標志時，由于采用格雷碼，寫滿標志判斷的條件是：如果讀寫指針的最高兩位不同，其余位相同，則為寫滿狀態。為了說明簡便，以4位格雷碼表示深度為8的FIFO為例，當讀指針指向第7個地址時，讀指針為0100，此時若寫指針指向第8個地址，則寫指針為1100，此時兩者僅最高位不同而其余位相同，但此時FIFO并不是處于寫滿狀態，這與前文所敘述的用二進制碼表示的讀寫指針判斷方法是有區別的。當寫操作寫滿一圈，第二次到達地址7時，此時的寫指針為1000，可以看出，此時兩者的最高兩位不同，而其余位相同，這時FIFO真正處于寫滿狀態。 上一頁 1 2 3 下一頁
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