基于Verilog HDL濾波器的設(shè)計(jì) 作者： 時(shí)間：2011-08-19 來源：網(wǎng)絡(luò) 加入技術(shù)交流群 掃碼加入和技術(shù)大咖面對(duì)面交流海量資料庫(kù)查詢 收藏 <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=88&cb=INSERT_RANDOM_NUMBER_HERE&n=a635e61e' border='0' alt='' /></a> <a target='_blank'><img src='https://ad.eepw.com.cn/www/delivery/avw.php?zoneid=87&cb=INSERT_RANDOM_NUMBER_HERE&n=a576c0a2' border='0' alt='' /></a> 計(jì)算控制器用于控制濾波單元中移位寄存器移位，累加器的循環(huán)周期和計(jì)算輸出，并控制移位寄存器的數(shù)據(jù)輸入。 2 利用VerilogHDL語(yǔ)言實(shí)現(xiàn)以上功能 2.1 用VerilogHDL語(yǔ)言進(jìn)行算法建模 計(jì)算機(jī)控制器的veril—ogHDL模型： 寄存器組中每個(gè)寄存器的位數(shù)為0，1，…，num一1。 上一頁(yè) 1 2 3 4 下一頁(yè)
加入技術(shù)交流群
評(píng)論