架構創新持續提升FPGA的性能與功耗水準

　　問：UltraScale架構如何應對海量數據流挑戰?

　　湯立人：時鐘方面，UltraScale架構通過解決時鐘歪斜、大量總線布局以及系統功耗管理等相基礎問題，實現高的新一代系統速率，有效應對海量數據流挑戰。憑借UltraScale類似于ASIC的多區域時鐘功能，設計人員可以將系統級時鐘放置在最佳位置(幾乎可以是芯片上的任何位置)，使系統級時鐘歪斜大幅降低達50%。

　　● 布線方面，UltraScale互連架構與Vivado軟件工具進行了協同優化，在可編程邏輯布線方面取得了真正的突破。賽靈思將精力重點放在了解和滿足新一代應用對于海量數據流、多Gb智能包處理、多Tb吞吐量以及低時延方面的要求。通過分析我們得出一個結論，那就是在這些數據速率下，互連問題已成為影響系統性能的頭號瓶頸。UltraScale布線架構從根本上消除了布線擁塞問題。結論很簡單：只要設計合適，布局布線就沒有問題。

　　● 功耗方面，每代All Programmable邏輯器件系列都能顯著降低系統級功耗，UltraScale架構正是建立在這一傳統優勢之上。低功耗半導體工藝以及通過芯片與軟件技術實現的寬范圍靜態與動態電源門控，可將系統總功耗降低至賽靈思的7系列FPGA(業界較低功耗的All Programmable器件)的一半。

　　問：賽靈思的堆疊硅片互連技術(SSIT)帶給UltraScale 3D IC的附加優勢是什么?

　　湯立人：Virtex^® UltraScale和Kintex^® UltraScale系列產品中的連接功能資源數量以及第二代FPGA與3D IC架構中的芯片間帶寬都實現了階梯式增長。布線與帶寬以及最新3D IC寬存儲器優化接口容量的大幅增加，能確保新一代應用以極高的器件利用率實現目標性能。

　　UltraScale時間表

　　問：何時推出基于UltraScale架構的FPGA?

　　湯立人：支持UltraScale架構FPGA的Vivado設計套件早期評估beta版已于2013年1季度向客戶發布。首批UltraScale器件將于2013年4季度推出。

　　問：16nm產品何時推出?

　　湯立人：隨著臺積電加快開發進度，計劃將于2013年晚些時候提供16nm FinFET測試芯片，并在2014年推出首批產品。

　　問：為什么賽靈思使用“UltraScale”，而不是沿用8系列命名規則?

　　湯立人：UltraScale架構代表了PLD行業的轉折點。采用新工藝節點制造的產品將延伸賽靈思的整體產品系列。對于PLD市場，系列編號的增加過去常常代表要向下一個技術節點遷移。UltraScale架構跨越多個技術節點。基于UltraScale架構的器件與7系列器件將會并存。

　　問：Artix、Kintex和Virtex產品名稱會受到怎樣的影響?

　　湯立人：FPGA系列的名稱將繼續在UltraScale或以后的技術中沿用。Artix®-7、Kintex-7和Virtex-7 FPGA系列的命名會保持不變。對于20nm和16nm工藝，相應的器件命名方式為KintexUltraScale和VirtexUltraScale。

　　開發工具

　　問：與Vivado設計套件進行協同優化的好處是什么?

　　湯立人：在引領28nm技術的四年中，賽靈思開發出了新一代設計環境與工具套件，即Vivado設計套件。在20nm和16nm工藝技術方面，賽靈思繼續將FPGA、SoC和3D IC與新一代Vivado設計套件實現協同優化。設計人員通過工具、器件和IP的同步構建與優化，可在挖掘芯片最大價值和性能的同時縮短設計與實現流程。