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        嵌入式系統中DRAM控制器的CPLD解決方案

        作者: 時間:2010-01-25 來源:網絡 收藏
        80C186XL16位微處理器是Intel公司在微處理器市場的上導產品之一,已廣泛應用于電腦終端、程控交換和工控等領域。在該微處理器片內,集成有 RCU單元,即刷新控制單元。RCU單元可以自動產生刷新總線周期,它工作于微處理器的增益模式下。經適當編程后,RCU將向將處理器的BIU(總線接口)單元產生存儲器讀請求。對微處理器的存儲器范圍編程后,BIU單元執行刷新周期時,被編程的存儲器范圍片選有效。

          存儲器是嵌入式計算機的重要組成部分之一。通常采用靜態存儲器,但是在需要大容量存儲器的情況下,這種方式將使成本猛增。如果采用DRAM存儲器,則可以大幅度降低設計成本;但DRAM有復雜的時序要求,給系統設計帶來了很大的困難。

        本文引用地址:http://www.104case.com/article/152121.htm

          為了方便地使用DRAM,降低系統成本,本文提出一種新穎:利用80C186XL的時序特征,采用技術,并使用VHDL語言設計實現DRAM

          一、80C186XL RCU單元的資源

          80C186XL的BIU單元提供20位地址總線,RCU單元也為刷新周期提供20位地址總線。80C186XL能夠產生刷新功能,并將刷新狀態編碼到控制信號中。

        嵌入式系統中DRAM控制器的CPLD解決方案

          圖1是RCU單元的方框圖。它由1個9位遞減定時計數器、1個9位地址計數器、3個控制寄存器和接口邏輯組成。當RCU使能時,遞減定時計數器每一個CLKOUT周期減少1次,定時計數器的值減為1時,則產生刷新總線請求,遞減定時計數器重載,操作繼續。刷新總線周期具有高優先級,旦80C186XL總線有空,就執行刷新操作。

          設計者可將刷新總線周期看成是“偽讀”周期。刷新周期像普通讀周期一樣出現在80C186XL總線上,只是沒有數據傳輸。從引腳BHE/RFSH和A0的狀態可以判別刷新周期,如表1所列。刷新總線周期的時序要求如圖2所示。

        嵌入式系統中DRAM控制器的CPLD解決方案

          表1 刷新周期的引腳狀態

        嵌入式系統中DRAM控制器的CPLD解決方案

          

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