基于ADSP-TS201S的多DSP并行系統設計
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4 FPGA與外設接口設計
4．1 FPGA選型
現場可編程邏輯門陣列(Field Programmable Gate Array，FPGA)是在專用ASIC的基礎上發展而來的，它克服了專用ASIC不夠靈活的缺點。其內部的具體邏輯功能可以根據需要配置，對電路的修改 和維護很方便。目前，FPGA的容量已經跨過了百萬門級，使得FPGA成為解決系統級設計的重要選擇方案之一。現在FPGA已經成為多種數字信號處理應用 的強有力的解決方案。由于可編程方案的靈活性，DSP系統設計可以適應日益變化的標準、協議和性能需求。Vir-tex-5系列是當前市場上最新，功能最 強大的FPGA，它采用65 nm芯片制造工藝，具有先進的高性能和理想應用的FPGA結構。主要性能指標如下：
(1)強大的時鐘管理能力；
(2)片上集成高達36 Kb的塊RAM和FIFO存儲器資源；
(3)高性能并行Select I／O技術和先進的DSP48Eslice；
(4)靈活地加載和配置方案以及在所有設備上的系統監測能力；
(5)集成100 Mb／s～3．75 Gb／s的Rocket I／OGTP收發器，150Mb／s～6．5 Gb／s的Rocket I／OGTX收發器；
(6)強大的片上微處理器PowerPC440。
綜合處理板功能需求，性能分析、系統兼容以及I／O管腳需求等各因素，FPGA選擇Xilinx公司的Vir-tex-5系列XC5VSX50TFF1136芯片。
4．2 FPGA設計
根據系統功能要求，FPGA的任務主要分為4大部分。
(1)控制數據在系統中的傳輸邏輯
在設計時，將圖2控制總線中的所有信號都連接到FPGA中，由FPGA來統一調度數據在DSP之間以及DSP與外部存儲器之間的傳輸。這樣為任務并行處理 的分配和雷達信號流水線式的處理在處理算法上提供了最大程度的簡便，并能充分發揮DSP處理復雜算法的運算能力。
(2)控制數據緩存區(FIFC))的數據寫入與讀取，通過外部中斷IRQ控制DSP與FPGA之間的數據傳輸
由于外部4片FIFO每兩片擴展接成32位輸出／輸入方式，因此FPGA與FIFO進行數據傳輸時采用單向數據傳輸方式。在單向數據傳輸時采用數據塊方式 傳輸，通過將握手信號連接到DSP的IRQx來產生中斷或者FLAGx，FPGA將從外部處理板接收到的數據寫入輸入緩存區，并在完成一幀后給并行DSP 輸出中斷，DSP從FIFO讀取完一幀數據后通過握手信號向FPGA告知可以進行下一幀數據的傳送。
(3)控制通過LINK口與DSP之間的通信
鏈路口通信有自己的通信協議，FPGA電路只需要按照鏈路口的通信協議進行設計。ADSP-TS201S的鏈路口采用的是獨立的發送和接收通道，因此對應 的FPGA也采用不同的接收電路和發送電路。FPGA接收或者發送DSP鏈路口邏輯電路都主要由兩部分組成：接收／發送模塊和接收緩沖／發送緩沖。接收模 塊用來與DSP鏈路口發送通道進行接口和數據拆包處理，發送模塊用來與DSP鏈路口接收通道進行連接和數據打包處理；接收緩沖／發送緩沖分別是用來配合接 收模塊和發送模塊進行傳輸時作為數據緩沖區，并實現與系統中其他接口或者FPGA中的其他模塊的接口的數據傳輸功能。
(4)控制CPCI接口模塊與CPCI總線間的數據傳輸
CPCI接口模塊由PCI9656組成，在FPGA中劃定一個獨立的功能模塊作為實現CPCI總線協議的接口控制器。該控制器主要包含一個FIFO控制邏 輯，完成本地板卡與CPCI總線之間的數據傳輸。主要完成以下功能：與PCI9656配合實現CPCI總線對目標設備的讀和寫、緩沖CPCI總線與 FIFO之間傳送的數據、控制FIFO的讀寫。本地讀寫CPCI總線只需對FIFO進行讀寫操作即可。
4．3 CPCI傳輸接口設計
為了保證本系統與后面板上其他處理系統的數據傳輸速率和效率，在設計中采用PCI9656作為CPCI接口芯片。PCI9656作為專門 的I／O加速器，支持CPCI格式傳輸，數據傳輸時鐘主頻最高為66 MHz，數據傳輸帶寬為64 b。其峰值傳輸速率可達528 MB／s，通過系統框圖可以看到，在設計中使用了CPCI的J1，J2，J3，J4四個接口，根據CPCI傳輸協議，J1和J2為64位PCI數據傳輸接 口。J3，J4為自定義方式接口，設計中定義J3為處理板和后面板的數據傳輸接口，J4為上下處理板間的數據傳輸接口。
4．4 外部設備接口設計
本系統通過公用總線連接的存儲器資源有：4個擴展應用的SDRAM，2個FLASH，2對擴展應用的FIFO，以及DSP片內存儲器資源。所有存儲器資源都通過統一的地址空間映射來進行區分。ADSP-TS201S的32位地址總線提供了高達4 GB的尋址空間，可以劃分為4部分：
(1)主機尋址空間。地址映射范圍0X80000000～0XFFFFFFFF，用于片外主機接口的地址映射空間。
(2)外部存儲塊空間。地址映射范圍0X30000000～0X7FFFFFFF，用于處理器外圍設備存儲器接口地址空間映射，包括通用的存儲器設備和SDRAM存儲器。設計中主要對此空間進行劃分，為外部存儲器分配單獨和惟一的地址空間。
(3)多處理器空間。地址映射范圍0XOC000000～0X2FFFFFFF，主要用于多處理器構成的系統各個處理器間相互共享內部存儲空間映射。
(4)片內存儲空間。地址映射范圍0X00000000～0X03FFFFFF，定義內部存儲器空間映射。
外部存儲器可以分為SDRAM尋址空間和外部通用存儲空間。設計中，擴展連接的SDRAM將分配占用SDRAM尋址空間，而外部FLASH和FIFO將分配占用通用存儲空間。
每兩片SDRAM擴展連接為64位形式，設計用MSSD0和MSSDl分別作為每兩片SDRAM的共用片選信號的控制信號，對應SDRAM尋址空間為0X4000 0000～0X44000000和0X50000000～OX54000000，可以分別獲得128 MB的存儲器尋址范圍，滿足SDRAM尋址要求。
外部兩片FLASH的尋址空間劃分分別通過MS0_AB與BMS_AB和MS0_CD與BMS_CD這兩組信號作為片選信號，分配尋址空間為0X30000000～0X34 000000和0X34000000～0X348000000，尋址空間范圍為128 MB。
外部4片FIFO，每兩片擴展接成32位輸出／輸入方式，在進行地址映射時，實際上可以映射到一個地址尋址空間，而通過控制讀寫信號來進行區分，使用 MSl信號作為FIFO使能信號，獲得分配的尋址空間0X38000000～0X40000000。為方便邏輯控制，MS1信號腳連接到FPGA上，通過 FPGA的邏輯譯碼來獲得對FIFO的尋址控制。
另外，將ADSP TS201S的高八位地址線也連接到FPGA上，通過邏輯譯碼進一步可以獲得較為細致的地址劃分方案，為設計帶來更多的靈活性，同時也確保了設計的可靠性。
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