面向ASIC和FPGA設計的多點綜合技術

對于同一IP模塊的多個范例，多點綜合技術可以確定每個獨特范例的邊界優化條件，而不必對各個范例進行再綜合。多點技術采用一種獨特的、基于差別的增量綜合方法(見圖1)，它只對確實改變了的編譯點模塊進行再綜合。只有那些因RTL、屬性或約束條件發生變化而受影響的編譯點才會被重新綜合。通過比較新、舊RTL，多點綜合技術可以智能地確定哪些變化是實質性的，因而有必要執行再綜合。例如，RTL時間標記的改變、為RTL增加注釋以及約束條件的重新排序都不會啟動再綜合。這造就了高效的綜合，并顯著提高了生產力。通過鎖定編譯點，多點技術可以確保設計的穩定性，使用戶無需理會模塊的變化。

多點技術的特點之一是它同時適用于FPGA 和ASIC設計。通過比較門數、硬嵌入IP、工藝尺寸、性能及目前的實現成本，我們可以得知這兩種選擇之間的差別正在變得模糊。以大約十萬片的生產水平為例，越來越多的設計者看到FPGA 與ASIC選擇之間的傳統成本差異正在消失。用于ASIC和FPGA的設計技術也日趨融合。以Synplicity公司的產品為例，物理綜合、布局以及形式驗證不再只是ASIC開發人員才使用的技術。設計師將越來越多地在ASIC或FPGA上實現設計，甚至采用二者的組合，如包含嵌入式FPGA的SoC或包含嵌入式內核的PSoC。

正如前面所討論的，多點綜合技術既可用于ASIC設計，又可用于FPGA設計，但ASIC與FPGA設計人員的關鍵需求略有不同。

ASIC設計人員需要有效管理極高的門數、設計分割以及與綜合或重構設計有關的腳本，而FPGA設計人員通常更需要一個不以犧牲結果質量為代價的快速增量設計流程。當與Altera公司的Logic Lock或Xilinx公司的Modular設計流程配合使用時，多點綜合流程可以向設計人員提供一種優秀的增量設計方法，它能鎖定部分設計，并使之在綜合期間保持不變。這可以使已經驗證過的部分設計保持不變和穩定，而只修改真正需要改動的設計部分。這種方法不僅提供了穩定的結果質量，而且顯著減少了每個設計改動所需的綜合及運行時間。

多點綜合技術的使用

多點綜合流程簡單明了。首先，設計者編譯HDL并創建整個設計的RTL視圖；然后，設計者基于他們對設計和關鍵功能或路徑的理解來定義編譯點。下一步是對整個設計進行自動時間預算。一旦確定最初的時間預算后，設計者再利用這些預算對每一個編譯點進行綜合。隨后，系統將自動創建ILM，并執行頂層的時序分析和優化。在執行最初的時間預算時，多點技術同時對整個設計進行操作，以便為各分層模塊創建時序預算。因為它不必消耗大量時間去創建人工約束條件，所以完成時間預算的速度比傳統方法快得多。

多點技術可以達到的結果如圖2a所示，它是采用0.11微米工藝實現的一個200萬門設計。與大多數高級SoC相同，這個特定設計包含一個可復制的IP模塊。這個15萬門的模塊被復制了9遍，并被指定為鎖定編譯點。該可復制模塊只被映射一次，然后在頂層進行復制。在較低層的編譯點被綜合之后，利用該可復制模塊的一個ILM以及余留邏輯的另一個ILM就可以執行“自上而下”的綜合，這種方法能減少幾乎80%的計算開銷。與傳統的“自上而下”方法相比(見圖2b)，多點技術占用的存儲器及運行時間減少了約80%，而且其QoR與直接的“自上而下”綜合相當。

與傳統綜合方法相比，多點技術具有許多優勢。傳統方法限制最大的可綜合子模塊規模為20萬門，而多點技術一次可以綜合150萬到200萬門的模塊。這意味著設計者不必根據工具的存儲器限制來分割設計，而可以更直觀地根據設計的功能或時序來分割設計。由于采用了基于差別的增量方法并能自動創建ILM和時間預算，多點技術提供了一種高生產率的自動化解決方案，其“自上而下”的分層方法能提供可與“自上而下”綜合相媲美的QoR，而且帶鎖定編譯點的增量綜合還能確保“自下而上”方法的穩定性。

多點技術同時適用于FPGA或 ASIC設計，這使得開發人員無需掌握多種不同的工具套件，并可以選擇最佳的實現方案，無論是ASIC、FPGA還是二者的混合體。此外，多點技術的伸縮性使得設計人員不必為追隨每一代新的工藝技術而改變設計方法。

多點技術還是一種能滿足未來設計需要的可擴展、可伸縮平臺。許多設計者擔心目前使用的綜合方法不能擴展到下一代設計中。Synplicity開發的多點技術不必改變目前使用的綜合方法，就能適應未來設計的需要。多點綜合的基礎架構允許集成新的功能，以支持未來的硬件、操作系統和存儲器結構。