關于quartus生成IP核的仿真出錯問題的解決

對MegaCore的生成從頭至尾操作了一遍，說實話很是復雜，不過，大家都知道quartus的IP可以直接拿來用的，大大節省了開發時間，而且其代碼是絕對優化的;所有的前奏都操作成功，設置沒什么問題，開始對生成的fft.vhd文件進行編譯，點擊Start Compilation，第一感覺：慢!編譯很慢，應該是文件太龐大了吧，需要生成很多信息，在Status里觀察進度，Full Compilation進行至80%，報錯!

無奈，但沒能通過EDA Netlist Writer，查找錯誤信息，簡單六行：

主要錯誤：

Error：Can''t generate netlist outout files because the fileC：/altera/72/ip/fft/lib/auk_dspip_math_pkg_fft_72.vhd is an OpenCore Plus time-limited file.

生成網表輸出文件出錯。OpenCore Plus time-limited ，在之前進行的一系列設置里(settings)ENA Netlist Writer options里選擇的是第三方仿真軟件modelsim，緣故就出在此。在沒有授權時opencore是不允許生成Netlist的，更改設置：settings里EDA Tool Settings —>Simulation選擇“none”，重新編譯，通過。

接下來，理清管腳關系，進行仿真。